JP2007329379A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】チャネル層12上にゲート絶縁膜14を介してゲート電極15を備えた半導体装置1であって、前記チャネル層12の下部に前記チャネル層12を歪ませる応力を有する応力膜13が形成されているものであり、応力膜13は、PMOSFETの場合には膜中に引張応力が内在する引張応力膜で形成され、NMOSFETの場合には膜中に圧縮応力が内在する圧縮応力膜で形成されていることを特徴とする。
【選択図】図1
Description
Claims (8)
- チャネル層上にゲート絶縁膜を介してゲート電極を備えた半導体装置であって、
前記チャネル層下部に前記チャネル層を歪ませる応力を有する応力膜が形成されている
ことを特徴とする半導体装置。 - 前記半導体装置はNチャネルMOSFETであり、
前記応力膜が膜中に圧縮応力が内在する圧縮応力膜で形成されている
ことを特徴とする請求項1記載の半導体装置。 - 前記半導体装置はPチャネルMOSFEETであり、
前記応力膜が膜中に引張応力が内在する引張応力膜で形成されている
ことを特徴とする請求項1記載の半導体装置。 - 基板上に犠牲膜とチャネル層を形成する工程と、
前記チャネル層上にゲート絶縁膜を介してゲート電極を形成するとともに、該ゲート電極の側壁にサイドウォールを形成する工程と、
前記サイドウォールおよび前記ゲート電極のそれぞれの下部に形成された前記チャネル層および前記犠牲膜を残して、その他の部分の前記チャネル層および前記犠牲膜を除去する工程と、
前記チャネル層下の前記犠牲膜を除去する工程と、
前記犠牲膜を除去した領域に前記チャネル層に歪みを与える応力膜を形成する工程と、
前記チャネル層に接合するソース・ドレイン領域を形成する工程と
を備えたことを特徴とする半導体装置の製造方法。 - 前記チャネル層下部の前記犠牲膜を除去した領域に前記チャネル層に歪みを与える応力膜を形成する工程は、
前記犠牲膜を除去した領域を埋め込むように前記応力膜を形成する工程と、
前記チャネル層下部の前記応力膜以外の応力膜を除去する工程と
からなることを特徴とする請求項4記載の半導体装置の製造方法。 - 前記チャネル層下部の前記応力膜以外の応力膜を除去する工程において、
前記チャネル層下部の前記応力膜をオーバエッチングによって前記チャネル層よりも内部側になるように形成する
ことを特徴とする請求項5記載の半導体装置の製造方法。 - 前記半導体装置はNチャネルMOSFETであり、
前記応力膜が膜中に圧縮応力が内在する圧縮応力膜で形成される
ことを特徴とする請求項4記載の半導体装置の製造方法。 - 前記半導体装置はPチャネルMOSFETであり、
前記応力膜が膜中に引張応力が内在する引張応力膜で形成される
ことを特徴とする請求項4記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP2006160717A JP5055846B2 (ja) | 2006-06-09 | 2006-06-09 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
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JP (1) | JP5055846B2 (ja) |
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