KR970072470A - 전력용 트랜지스터 및 그 제조방법 - Google Patents
전력용 트랜지스터 및 그 제조방법 Download PDFInfo
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Abstract
본 발명은 전력용 반도체 소자 및 그 제조방법에 관한 것으로서, 특히 고농도의 제1전도형의 반도체 기판상에 성장된 저농도의 제1전도형의 에피택셜층; 에피택셜층의 상부의 소정영역에 형성된 게이트 산화막상에 형성된 게이트 전극; 게이트 전극을 덮는 층간절연막; 게이트 전극에 셀프얼라인되며 제1깊이로 상기 에피택셜층의 표면근방에 형성된 제2전도형의 불순물영역; 게이트 전극 하방의 반도체 기판의 표면근방에 게이트 전극의 하방으로 확산된 제2전도형의 불순물영역과 측방으로 소정 거리로 이격되어 형성된 매몰절연층; 제2전도형의 불순물영역과 제1전도형의 루순물영역의 노출된 표면과 상기 층간절연막의 표면에 형성된 소오스전극; 및 반도체 기판의 에피택셜층이 형성된 면의 반대 표면에 형성된 드레인전극을 구비한 것을 특징으로 한다.
따라서, 본 발명에서는 입력용량을 줄일 수 있으므로 고속 동작이 가능하다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 전력용 MOSFET의 구조를 나타낸 단면도.
Claims (11)
- 고농도의 제1전도형의 반도체 가판 상에 훨씬 낮은 불순물 농도를 갖도록 성장된 제1전도형의 에피택셜층; 상기 에피택셜층의 상부의 소정영역에 형성된 게이트 산화막상에 형성된 게이트 전극; 상기의 게이트 전극을 덮는 층간절연막; 상기 게이트 전극에 셀프얼라인되며 제1깊이로 상기 에피택셜층의 표면근방에 형성된 제2전도형의 불순물영역; 상기 게이트전극에 셀프얼라인되며 상기 제2전도형의 불순물영역 내의 표면근방에 상기 제1깊이보다는 더 낮은 제2깊이로 형성된 제1전도형의 불순물영역; 상기 게이트 전극 하방의 반도체 기판의 표면근방에 상기 게이트 전극의 하방으로 확산된 제2전도형의 불순물영역과 측방으로 소정 거리로 이격되어 형성된 매몰절연층; 상기 제2전도형의 불순물영역과 제1전도형의 불순물영역의 노출된 표면과 상기 층간절연막의 표면에 형성된 소오스전극; 및 상기 반도체 기판의 에피택셜층이 형성된 면의 반대 표면에 형성된 드레인 전극을 구비한 것을 특징으로 하는 전력용 트랜지스터.
- 제1항에 있어서, 상기 반도체 기판은 P형 또는 N형 임을 특징으로 하는 전력용 트랜지스터.
- 제1 또는 2항에 있어서, 상기 에피택셜층은 적어도 하나 이상의 층으로 이루어짐을 특징으로 하는 전력용 트랜지스터.
- 제1항에 있어서, 상기 매몰절연층의 두께가 1㎛ 이상이며, 인접하는 제2전도형의 불순물영역과 거리가 5㎛ 이상임을 특징으로 하는 전력용 트랜지스터.
- 제1항에 있어서, 상기 매몰절연층의 유전상수가 실리콘의 유전상수보다 더 작은 유전상수를 가지는 물질로 구성되는 것을 특징으로 하는 전력용 트랜지스터.
- 고농도의 제1전도형의 반도체 기판상에 저농도의 제1전도형의 에피택셜층을 형성하는 단계; 에피택셜층의 표면근방에 소정 깊이의 매몰절연층을 형성하는 단계; 상기 결과물의 표면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 폴리실리콘을 덮고 통상의 사진식각공정에 의해 폴리실리콘을 선택적으로 식각하여 게이트 전극을 형성하는 단계; 상기 게이트 전극을 불순물 주입 마스크로 사용하여 제2전도형의 불순물을 도핑하여 게이트 전극에 셀프얼라인되고 상기 매몰절연층과 소정거리 이격되도록 제1깊이로 제2전도형의 불순물영역을 형성하는 단계; 상기 게이트 전극이 형성되지 않은 영역의 중앙부의 게이트 절연막상에 마스크패턴을 형성하는 단계; 상기 마스크패턴과 게이트 전극을 불순물 주입 마스크로 사용하여 상기 제2불순물영역 내의 표면근방에 상기 게이트 전극에 셀프얼라인되고 상기 제1깊이 보다는 더 낮은 제2깊이로 제1전도형의 불순물영역을 형성하는 단계; 상기 결과물 상에 층간절연막을 덮는 단계; 상기 게이트 전극이 형성되지 않은 영역에 상기 제2전도형의 불순물영역의 일부와 제1전도형의 불순물영역의 일부가 노출되도록 콘택홀을 형성하는 단계; 상기 결과물 상에 금속을 도포하여 소오스, 전극을 형성하는 단계; 및 상기 반도체 기판의 배면에 드레인전극을 형성하는 단계를 구비한 것을 특징으로 하는 전력용 트랜지스터의 제조방법.
- 제6항에 있어서, 상기 매몰절연층을 형성한 후에 결과물의 표면에 마스크패턴을 형성하는 단계; 상기 마스크 패턴을 불순물 주입 마스크로 사용하여 상기 게이트 전극이 형성되지 않은 영역의 중앙부에 상기 에피택셜층의 표면으로부터 상기 제1깊이보다 더 깊은 제3깊이로 고농도의 제2전도형의 불순물영역을 형성한 후에 마스크 패턴을 제거하는 공정을 더 구비하는 것을 특징으로 하는 전력용 트랜지스터의 제조방법.
- 제6항에 있어서, 상기 매몰절연층을 형성하는 단계는 상기 에피택셜층상에 산화막과 질화막을 순차적으로 적층하는 단계; 상기 질화막 상에 마스크패턴을 형성하고 노출된 질화막을 식각하는 단계; 상기 질화막 제거에 의해 노출된 산화막을 국부적으로 성장시키는 단계; 상기 에피택셜층의 표면이 드러나도록 질화막과 산화막을 제거하여 매몰절연층을 남기는 단계를 구비하는 것을 특징으로 하는 전력용 트랜지스터의 제조방법.
- 제6항에 있어서, 상기 매몰절연층을 형성하는 방법은 상기 에피택셜층의 표면근방에 소정 깊이의 요홈을 형성하는 단계; 상기 요홈이 형성된 에피택셜층의 표면을 산화시키는 단계; 상기 결과물의 주표면을 폴리싱하여 에피택셜층이 드러나도록 산화막을 제거하여 매몰절연층을 남기는 단계를 구비하는 것을 특징으로 하는 전력용 트랜지스터의 제조방법.
- 제6항에 있어서, 상기 매몰절연을 형성하는 단계는 상기 에피택셜층상에 산화막과 질화막을 순차적으로 적층하는 단계; 상기 질화막 상에 마스크패턴을 형성하고 노출된 질화막을 식각하는 단계; 상기 진화막의 제거로 노출된 산화막의 표면으로부터 소정 깊이로 식각하여 요홈을 형성하는 단계; 상기 요홈의 노출된 표면을 산화시켜서 매몰절연층을 형성하는 단계; 상기 남겨진 질화막을 제거하는 단계를 구비하는 것을 특징으로 하는 전력용 트랜지스터의 제조방법.
- 고농도의 제1전도형의 반도체 기판상에 저농도의 제1전도형의 에피택셜층을 형성하는 단계; 상기 에피택셜층의 표면근방에 소정 깊이의 매몰절연층을 형성하는 단계; 상기 매몰절연층을 형성한 후에 결과물의 표면에 제1마스크패턴을 형성하는 단계; 상기 제1마스크 패턴을 불순물 주입 마스크로 사용하여 상기 게이트 전극이 형성되지 않은 영역의 중앙부에 상기 에피택셜층의 표면으로부터 상기 제1깊이 보다 더 깊은 제3깊이로 고농도의 제2전도형의 불순물영역과 이 불순물영역상에 산화막을 동시에 형성하는 단계; 상기 산화막상에 식각저지층을 형성하고 상기 제1마스크패턴을 제거하는 단계; 상기 식각저지층을 제거하여 상기 고농도의 제2전도형의 불순물영역상에만 산화물을 남기는 단계; 상기 결과물의 표면에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 폴리실리콘을 덮고 통상의 사진식각공정에 의해 폴리실리콘을 선택적으로 식각하여 게이트 전극을 형성하는 단계; 상기 게이트 전극과 산화막을 불순물 주입 마스크로 사용하여 제2전도형의 불순물을 도핑하여 게이트 전극에 셀프얼라인되고 상기 매몰졀연층과 소정 거리 이격되도록 제1깊이로 제2전도형의 불순물영역을 형성하는 단계; 상기 게이트 전극과 산화막을 불순물 주입 마스크로 사용하여 상기 제2불순물영역 내의 표면근방에 상기 게이트 전극에 셀프얼라인되고 상기 제1깊이보다는 더 낮은 제2깊이로 제1전도혀의 불순물영역을 형성하는 단계; 상기 결과물 상에 층간절연막을 덮는 단계; 상기 게이트 전극이 형성되지 않은 영역에 상기 제2전도형의 불순물영역의 일부와 제1전도형의 불순물영역의 일부가 노출되도록 콘낵홀을 형성하는 단계; 상기 결과물 상에 금속을 도포하여 소오스전극을 형성하는 단계; 및 상기 반도체 기판의 배면에 드레인전극을 형성하는 단계를 구비한 것을 특징으로 하는 전력용 트랜지스터의 제조방법.※참고사항: 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960011111A KR100193118B1 (ko) | 1996-04-13 | 1996-04-13 | 전력용 트랜지스터 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960011111A KR100193118B1 (ko) | 1996-04-13 | 1996-04-13 | 전력용 트랜지스터 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970072470A true KR970072470A (ko) | 1997-11-07 |
| KR100193118B1 KR100193118B1 (ko) | 1999-06-15 |
Family
ID=66222791
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960011111A KR100193118B1 (ko) | 1996-04-13 | 1996-04-13 | 전력용 트랜지스터 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100193118B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102117467B1 (ko) * | 2015-06-22 | 2020-06-01 | 삼성전기주식회사 | 전력 반도체 소자 |
-
1996
- 1996-04-13 KR KR1019960011111A patent/KR100193118B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100193118B1 (ko) | 1999-06-15 |
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