KR0159763B1 - 반도체 장치 - Google Patents

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KR0159763B1
KR0159763B1 KR1019890008849A KR890008849A KR0159763B1 KR 0159763 B1 KR0159763 B1 KR 0159763B1 KR 1019890008849 A KR1019890008849 A KR 1019890008849A KR 890008849 A KR890008849 A KR 890008849A KR 0159763 B1 KR0159763 B1 KR 0159763B1
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오오가 노리오
소니 가부시끼 가이샤
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Abstract

본 발명은 트랜치 구조를 가지는 바이폴라 트랜지스터 집적 회로등의 반도체 장치의 기생 용량을 저감함으로써 고속화를 구현하는 것이다.
본 발명에 의하면 반도체 기판에 형성된 홈모양의 소자 분리 영역과, 이 소자 분리 영역상에 연장하며 반도체 기체의 불순물 영역에 접속되고 있는 배선을 갖는 반도체 장치에 있어서, 배선밑과 또한 소자 분리 영역에 접하는 반도체 기판 표면에 매립되는 절연층 영역을 형성함으로써 배선과 반도체 기판 표면간의 절연 간격이 커지며, 또, 소자 분리 영역과 불순물 영역간의 거리도 작게 할 수 있다. 그 결과, 배선과 반도체 기판 간의 기생 용량을 저감할 수 있고, 반도체 장치의 보다 나은 고속화를 도모할 수 있다.

Description

반도체 장치
제1a도 내지 1o도는 본 발명의 반도체 장치를 제조하는 제법의 1 예를 도시하는 공정 도면.
제2도는 본 발명의 반도체 장치의 주요부분을 확대한 단면도.
제3a 내지 3c도는 본 발명의 반도체 장치를 제조하는 제법의 다른 예를 도시하는 공정 도면.
제4도는 종래의 반도체 장치의 예를 도시하는 주요부분의 단면도.
* 도면의 주요부분에 대한 부호의 설명
24 : 콜렉터 영역이 되는 n 형 반도체 29 : 소자 분리홈
31 : 분리홈 32 : 인더커트부
34 : 절연층 영역
35 : 베이스 전극 인출용 배선으로 되는 다결정 실리콘층
37 : 소자 분리 영역 38 : 분리 영역
45 : 베이스 영역 46 : 베이스 콘택트 영역
49 : 에미터 영역
본 발명은 초 고속의 바이폴라 트랜지스터 집적 회로등의 반도체 장치에 관한 것이다.
본 발명은 반도체 기판(semiconductor substrate)에 형성된 홈모양의 소자 분리 영역상에 연장되어 반도체 기판의 불순물 영역에 접속되 있는 배선을 갖는 반도체 장치에 있어서, 상기 배선밑과 또한 홈모양의 소자 분리 영역에 접하는 표면에 배치된 절연층 영역을 형성함으로써 배선과 불순물 영역간의 기생 용량(parasitic capacitanc
e)을 저감하여 반도체 장치의 고속화를 도모토록 한 것이다.
근래, 소자 분리 영역에 단면 V 자 모양 또는 U 자 모양의 깊은 홈을 형성해서 분리를 행하는 소위 트랜치형 분리법을 사용한 바이폴라 트랜지스터 집적 회로가 제안되어 있다.
제4도는 트렌치형 분리법을 사용한 바이폴라 트랜지스터 집적 회로의 주요 부분의 1 예를 도시한다.동 도면에 있어서, 도면부호 (1)는 실리콘 반도체 기판을 도시하며, 이것은 예컨대 P 형 실리콘 기판(2)상에 콜렉터 매립 영역으로 되는 n 형 반도체 층(3)과 콜렉터 영역이되는 고저항의 n 형 반도체층(4)을 차례로 에피택시(epitaxy)해서 구성된다. 이 기판(1)에 소자 분리홈(트렌치)(5)을 형성하며, 그 내면을 산화해서 SiO2막(6)을 형성함과 더불어 다결정 실리콘층(7) 및 SiO2층(8)을 매립해서 홈모양의(트렌치형) 소자 분리 영역(9)이 형성된다.
도면부호(10)는 P 형 베이스 영역이고, (11)은 P+베이스 콘택트 영역이며, (l2)는 n 형 에미터 영역이고, (13)은 선택 산화(Locos)에 의한 필드 산화층이다.
P+베이스 콘택트 영역(11)은 P 형 분순물 예컨대 보론(B)을 도핑한 다결정 실리콘(14)으로 부터의 보론 확산으로 형성되며, 이 다결정 실리콘층(14)이 베이스 전극(15)을 인출하기 위한 배선으로 되어 있다. 에미터 영역(l2)은 n 형 불순물 예컨대 비소(As)를 도핑한 다결정 실리콘층(16)으로 부터의 비소 확산으로 형성 되며, 이 다결정 실리콘층(16)상에 에미터 전극(17)이 형성된다. (18)은 SiO2층이다. 또, 도시하지 않았으나 콜렉터 매립 영역(3)을 통해 콜렉터 전극이 형성된다.
또한, P+베이스 콘택트 영역(11)의 형성에 있어서는 분리 영역(9)을 포함하는 기판(1)상의 SiO2층(8a)을 패터닝한 다음, 보론이 도핑된 다결정 실리콘층(14)을 피착 형성하여 패터닝 하고, 그후의 열처리에 의해 형성된다.
여기에서 SiO2층(8a)을 모두 에칭 제거하는 것도 고려되지만, 이 경우, 트렌치(5)내의 SiO2층(8)을 일부 에칭 제거하는 것으로 끝내는데 이때 단차가 생긴다. 이 단차는 그후의 공정에 악영향을 끼친다. 이 때문에 SiO2층(8a)은 평탄화를 유지하는 면에서 설치되어 있다.
상술한 제4도에 도시하는 바이폴라 트랜지스터에 있어서는 그 고속화를 위하여 콜렉터 베이스간의 용량 CCB를 저감할 필요가 있다. 이 용량 CCB는 주로 베이스 콘택트 영역(11)에 있어서의 P+-n 접합 용량 C1과 SiO2층(8a)을 끼고 다결정실리콘층(14)과 콜렉터 영역(4)간에서 구성되는 용량 즉, 베이스 배선 아래의 MIS(Metal Insulator Semiconductor) 용량 C2의 합(CCB=C1+ C2)으로 부여된다. 셀프-얼라인(self-align) 공정으로 P+-n 접합 용량 C1을 작게 해도 MIS 용량 C2의 기여는 무시할 수 없다.
한편, P+베이스 콘택트 영역(11)과 소자 분리 영역(9)의 간격 X를 작게 함으로써 MIS 용량 C2를 실질적으로 줄일 수 있다고 생각되는데 P+베이스 콘택트 영역(11) 및 소자 분리 영역(9)간의 허용 치수, 즉 간격 X 로서는 0.2 내지 0.3㎛가 한계였다.
또, SiO2층(8a)의 막두께 Y 는 단차의 관계로 0.1㎛ 정도이며 그다지 두껍게 형성할 수 없다.
본 발명은 상술한 점을 감안하여 트렌치형 소자 분리법을 사용하는 반도체 장치에 있어서 그 기생 용량을 더욱 저감해소 초 고속화를 가능케한 반도체 장치를 제공하는 것이다.
본 발명은 반도체 기판에 형성된 홈모양의 소자 분리 영역과, 이 소자 분리 영역상에 연장되 있고 반도체 기판의 불순물 영역에 접속되어 있는 배선을 갖는 반도체 장치에 있어서, 배선밑과 소자 분리 영역에 접하는 반도체 기판표면에 매립되어 있는 절연층 영역을 가지고 구성한다.
소자 분리 영역에 접하는 반도체 표면에 매립 되어 있는 절연층 영역은 두껍게 형성된다. 이 때문에 배선과 반도체 기판 표면의 기생 용량은 작아진다. 또, 소자 분리 영역과 불순물 영역간의 상기 절연층 영역의 치수도 작아지므로 이것에 의해서도 배선과 반도체 기체 표면의 기생 용량은 작아진다.
이하, 도면을 참조하여 본 발명을 바이폴라 트랜지스터 집적 회로에 적용했을 경우의 1 예를 그 제법과 더불어 설명한다.
본 예에 있어서는 제1a도에 도시한 바와 같이 예컨대 P 형 실리콘 반도체 기판(22)을 준비하고, 이것의 위에 콜렉터 매립 영역을 구성하는 저 저항의 n 형 반도체 층(23)과, 상기 반도체층(23)위에 상기 반도체층(23)과 같은 n 형인 고 저항의 콜렉터 영역을 구성하는 반도체층(24)을 차례로 에피택시 하고, 반도체 기판(21)을 구성한다. 이어서, 반도체 기판(21)의 표면을 예컨대, 열산화시켜 얇은 SiO2막에 의한 버퍼층(25)을 형성하며, 이 버포층(25)위에 실리콘 질화막(26)을 피착 형성하고, 그 위에 예컨대 두께 1㎛인 SiO2막(27)을 CVD법 등으로 형성한다.
다음으로, 제1b도에 도시한 바와 같이 레지스트층(도시하지 않음)을 거쳐서 소자 분리 홈을 형성해야할 부분에 있는 SiO2막(27), 실리콘 질화막(26), 및 버퍼층(25)를 관통하는 창(28)을 형성한다. 이후, SiO2막(27), 실리콘 질화막(26), 및 버퍼층(25)을 마스크하여 창(28)을 통해 기판(21)을 상기 반도체층(24,23)을 횡단하는 깊이로 이방성 에칭, 예컨대 RIE(반응성 이온 에칭)등의 드라이 에칭함으로써 소자 분리 홈(29) 즉 제1 트렌치의 형성을 행한다. 마찬가지로 해서 트랜지스터의 활성 영역과 콜렉터 콘택트 영역을 분리하는 부분상의 SiO2막(27), 실리콘 질화막 및 버퍼층(25)에 이것들을 관통하는 창(30)을 형성하며, 이창(30)을 통해서 RIE 등의 드라이 에칭으로 n+반도체층(23)에 도달하는 깊이의 분리홈(31) 즉 제2의 트렌치를 형성한다.
다음에 제1c도에 도시한 바와 같이 SiO2막(27)을 에칭 제거함과 더불어 이와 동시에 분리홈(29, 31)의 내측에 접하는 부분에서 버퍼층(25)을 일부 에칭, 즉 소위 언더커트(undercut)해서 후퇴시킨다. 언더커트부(32)의 거리 X1의 정도는 에칭으로 소망의 것이 얻어지는데 0.1-0.2㎛ 정도가 적당하다고 한다.
다음에, 제1d도에 도시하듯이 실리콘 질화막(26)을 마스크 해서 소자 분리홈(29) 및 분리홈(31)의 각각 내측벽을 표면 열산화해서 0.1㎛ 0.3㎛ 두께의 SiO2에 의한 절연층(33)을 형성한다. 이 표면 열산화시, 동시에 버퍼층(25)의 언더커트부(32)에 접하는 기판 표면이 산화되며 약간 버즈비크 (bird's beak)가 들어가서, 버퍼층(25)보다 두꺼운 예컨대 01.5㎛ ~ 0.3㎛ 두께의 SiO2로 되는 절연층 영역(34)이 형성된다.
다음으로, 제1e도에 도시하듯이 소자 분리홈(29) 및 분리홈(31)내를 매립해서 기판상에 전면적으로 반도체층 예컨대 다결정 실리콘층(35)을 CVD법 등에 의해서 형성한다.
다음으로, 제1f도에 도시하듯이 다결정 실리콘 층(35)에 대한 에치백(etch back)을 행하여 소자 분리홈(29) 및 분리홈(31)내를 남기도록 기판 표면으로 부터 소정 깊이의 위치까지 상층부의 다결정 실리콘 층(35)을 이방성 에칭(예컨대 RIE)하여 제거한다.
다음에 제1g도에 도시하듯이 실리콘 질화막(26)을 제거한 다음, 소자 분리홈(29) 및 분리홈(31) 내를 포함해서 기판(21)상에 SiO2층(36)을 CVD(chemical vapor deposition)법 등으로 형성한다.
다음에 제 1h도에 도시하듯이 SiO2층(36)을 RIE 등으로 에치백 해서 기판(21)상의 전면에 소정의 두께 예컨대 0.1㎛ 정도를 남기도록 소자 분리홈(29) 및 분리홈(31)내에 SiO2층(36)을 매립해서 소자 분리 영역(37) 및 분리 영역(39)를 형성한다.
다음에, 제1i도에 도시하듯이 선택 산화(Locos) 처리로 피일드부에 두꺼운 SiO2에 의한 절연층(39)을 형성한다. 이런 다음, 선택적으로 n 형 불순물을 이온 주입하고, 활성 어닐(anneal)을 행하여 n+콜렉터 콘택트 영역(40)을 형성한다.
다음에, 제1j도에 도시하듯이 포토레지스트층(41)을 통해 활성 영역상의 SiO2층(36a)을 선택적으로 에칭 제거한다. 이 예에서는 전술한 분리 영역(37, 38)의 상측 테두리에 접하는 두터운 절연층 영역(34)위의 SiO2층(36a)을 남기도록 활성 영역상의 SiO2층(36a)을 제거하며, 활성 영역의 n 형 반도체층(24)를 노출시킨다.
다음에 제1k도에 도시하듯이 P 형 불순물 예컨대 보론(B)을 도핑한 다결정 실리콘층(42)를 전면에 예컨대 CVD 법에 의해서 피착 형성하고, 예컨대 최종적으로 베이스 콘택트 영역과 베이스 전극을 인출하기 위한 배선이 되는 부문을 남기며, 나머지 부분을 선택적으로 에칭해서 패턴화한다.
그리고, 이 다결정 실리콘층(42)상을 포함해서 전면에 예컨대 CVD 법에 의해서 마스크층으로 되는 SiO2층(43)을 형성한다.
다음에, 제1l도에 도시하듯이 포토에칭을 행해서 베이스 영역을 형성해야 할 부분상의 SiO2층(43) 및 다결정 실리콘층(42)을 선택적으로 에칭 제거해서 창(44)을 형성한다.
다음에, 제1m도에 도시하듯이 창(44)을 통해서 P 형 불순물 예컨대 보론(13)을 주입하고, 열처리를 행해서 이온 주입 영역을 활성화해서 베이스 영역(45)을 형성함과 더불어, 다결정 실리콘층(42)으로부터 그 불순물을 확산사켜 베이스 영역(45)의 주위에 고농도의 베이스 콘택트 영역(46)을 형성한다.
다음에, 제1n도에 도시하듯이 전면에 SiO2층을 예컨대 CVD 법으로 피착 형성한 다음, 이방성 에칭 예컨대 RIE를 실시해서 창(44)의 내측벽에 SiO2측벽부(47)를 형성한다. 그런 다음, SiO2측벽부(47)에 접하는 베이스 영역(45)상을 포함하는 전면에 n 형의 불순물 예컨대 비소(As)가 도핑된 다결정 실리콘층(48)을 피착 형성하고, 열처리해서 다결정 실리콘층(48)으로 부터 그 불순물을 확산시켜서 에미터 영역(49)을 형성한다.
그런다음, 제1o도에 도시하듯이 패터닝된 다결정 실리콘층(48)상에 에미터 전극(50)을 형성하고, 다결정 실리콘층(42)을 배선으로 하여 그 단부에 접하는 베이스 전극(51)을 형성하며, 다시 콜렉터 콘택트 영역(40)에 접하는 콜렉터 전극(52)을 형성한다. 각 전극(50, 51, 52)은 예컨대 알루미늄 전극으로 형성된다. 또한 필요에 따라서 전극과 실리콘간에 베리어 메탈(53)을 개재시키는 것도 가능하다. 이같이 해서 목적의 바이폴라 트랜지스터 집적 회로(54)를 얻는다.
또한, 실시예에선 분리홈(29, 31)에 다결정 실리콘층(35) 및 SiO2층(36)을 매립해서 소자 분리 영역(37) 및 분리 영역(38)을 형성했는데, 그 이외에, 분리홈(29, 31)내를 모두 SiO2로 매입하는 것도 가능하다.
상술의 구성에 의하면 분리홈(29, 31)의 내벽과 양 분리홈(29, 31)의 상측 테두리에 형성한 언더커트부만을 선택적으로 산화해서 분리홈(29, 31)의 상측 테두리에 접하은 기판 표면에 매립하는 바와 같이, 두터운 SiO2로 되는 절연층 영역(34)이 형성된다. 따라서, 제2도의 확대도에서 도시하듯이 이 절연층 영역(34)과 그위의 SiO2층(36a)에 의해, 다결정 실리콘층(42)으로 되는 베이스 전극을 인출하는 배선과 콜렉터 영역으로 되는 n 형 반도체 층(24)간의 실질적인 절연층의 두께(Y1)는 두껍게, 즉, 0.25 ~ 0.4㎛ 정도로 할 수 있으며, 여기에서의 기생 MIS 용량 C2가 작아진다. 또, 언더커트 등에 의해 분리 영역과 베이스 콘택트 영역간의 허용 치수를 셀프얼 라인으로 결정할 수 있으므로 그 치수 X1이 용이하게 0.1 ~ 0.2㎛ 으로 할 수 있으며, 그만큼 기생 MIS 용량 C2를 작게 할 수 있다. 그결과 베이스 콜렉터간 용량 CCB를 저감할 수 있으며, 초 고속의 바이폴라 트랜지스터의 집적 회로가 얻어진다.
제3도는 본 발명의 다른 실시예이다. 이 예에선 전술의 제1l도의 공정후, 즉, 제3a도에 도시하듯이 소자 분리 영역(37) 및 분리 영역(38)(도시하지 않음)을 형성한 다음, 분리 영역(37, 38) 근처의 절연층의 막두께 (Y1)를 분리 영역(37, 38)에서 떨어진 기판 표면의 SiO2층(36a)의 막두께 (Y2)와의 막두께의 차를 이용해서 제3b에 도시하듯이 포토레지스트(41)를 통해 셀프얼라인으로 SiO2층(36a)을 에칭하고 활성 영역상의 기판 표면을 노출시킨다. 그후 제1k도 이후의 공정과 같은 공정을 거쳐서 제3c도에 도시하는 바이폴라 트랜지스터 집적 회로(55)를 형성한다.
이 구성의 바이폴라 트랜지스터 집적 회로(55)에 있어서는 분리 영역(37, 38)의 상측 테두리에 접하는 절연층 영역(34)를 갖기 때문에 다결정 실리콘층(42)에 의한 베이스 전극을 인출하기 위한 배선과 콜렉터 영역으로 되는 n 형 반도체층(24)간의 절연층의 막두께(Y3)는 0.3㎛ 정도로 종래보다 두텁게 되며, 또한 분리 영역(37, 38)과 베이스 콘택트 영역(46)간의 허용 치수(X1)도 작아지므로 기생 MIS 용량 C2를 작게할 수 있다. 따라서, 베이스 콜렉터간 용량 CCB를 저감 하며, 바이폴라 트랜지스터의 초고속화가 달성된다.
본 발명에 의하면 반도체 기판에 형성된 홈모양의 소자 분리 영역과, 이 소자 분리 영역상에 연장하며 반도체 기체의 불순물 영역에 접속되고 있는 배선을 갖는 반도체 장치에 있어서, 배선밑고 또한 소자 분리 영역에 접하는 반도체 기판 표면에 매립되는 절연층 영역을 형성함으로써 배선과 반도체 기판 표면간의 절연 간격이 커지며, 또, 소자 분리 영역과 불순물 영역간의 거리도 작게 할 수 있다. 그 결과, 배선과 반도체 기판 간의 기생 용량을 절감할 수 있고, 반도체 장치의 보다 나은 고속화를 도모할 수 있다. 특히, 본 발명에 있어서는 바이폴라 트랜지스터 집적 회로에 적용했을 경우, 그 베이스 콜렉터간 용량 CCB를 저감할 수 있고, 초 고속화의 바이폴라 트랜지스터 집접 회로가 얻어진다.

Claims (2)

  1. 반도체 장치에 있어서, 제1도전형의 반도체 기판과, 상기 반도체 기판과 반대의 도전형을 가지는 상기 기판위의 반도체 물질층과, 상호간으로부터 상기 반도체 물질층 부분들을 분리하고 수평으로 둘러싸도록 상기 반도체 물질층내로 신장하는 분리 트랜치들과, 상기 트랜치들의 내부 및 상기 트랜치들에 맞닿아 형성된 절연물질층과, 상기 반도체 물질층의 적어도 하나의 분리부분의 표면에 형성된 절연물질 영역으로서, 상기 절연물질영역은 상기 분리 트랜치들로부터 상기 분리된 부분으로 수평으로 신장하고, 상기 반도체 물질층의 상기 적어도 하나의 분리된 부분의 표면으로 적어도 부분적으로 움푹들어가 있으며, 0.1 마이크론에서 0.2 마이크론 사이의 거리로 상기 트랜치로부터 수평하게 상기 분리된 부분으로 신장하여 상기 분리 부분을 둘러싸는 모든 부분들에서 실질상 균일한 횡 범위를 가지며 상기 트랜치와 인접한 평평한 바닥부분을 가지는 상기 절연물질 영역과, 상기 분리 트랜치들로부터 일정한 거리를 유지하며 상기 분리된 부분의 표면으로 신장하고 그 내부에 있으며 상기 게1도전형을 가지며 상기 절연물질 영역과 인접한 반도체 물질영역과, 상기 반도체 물질영역과 전기적인 연결을 위하여 상기 절연물질 영역상에 있으며 상기 반도체 물질영역에 접촉하는 도전층을 구비하며, 상기 절연물질 영역은, 상기 반도체 물질영역과 상기 분리 트랜치들 사이의 일정한 거리를 과도하게 증가시킴이 없이, 상기 분리된 부분의 표면과 상기 절연물질 영역의 상부 표면 사이의 단계보다 큰 상기 반도체 물질영역과 상기 분리 트랜치들 사이의 두께로 놓인 절연물질에 의해 상기 분리된 부분의 부분으로부터 상기 도전층을 분리하는 반도체 장치.
  2. 제1항에 있어서, 집적된 용량성 소자로 형성되며, 상기 용량성 소자의 하나의 전극은 반도체 영역에 형성되며 제2전극은 상기 도전층에 형성되는 반도체 장치.
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