KR19990086528A - 반도체 소자의 구조 및 제조 방법 - Google Patents
반도체 소자의 구조 및 제조 방법Info
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Abstract
본 발명은 비대칭형으로 드레인을 형성하여 쇼트 채널 특성 및 전류 구동 특성을 향상시키는데 적당하도록한 반도체 소자의 구조 및 제조 방법에 관한 것으로 그 구조는 실리콘층,BOX층,에피택셜층으로 구성된 SOI 기판상에 형성되는 게이트 절연층과,게이트 절연층상에 형성되는 게이트 전극과,상기 게이트 전극의 일측 에피택셜층에 형성되는 소오스와,게이트 전극 타측의 에피택셜층이 완전 식각되어진 부분,BOX층이 일부 식각되어진 부분에 상기 소오스와 형성 깊이 및 높이가 다르게 형성되는 드레인과,드레인과 식각되어진 에피택셜층의 측면 사이에 형성되어 터널링 산화막으로 사용되는 제 1 측벽 절연층을 포함하여 구성된다.
Description
본 발명은 반도체 소자에 관한 것으로, 특히 비대칭형으로 드레인을 형성하여 쇼트 채널 특성 및 전류 구동 특성을 향상시키는데 적당하도록한 반도체 소자의 구조 및 제조 방법에 관한 것이다.
일반적으로 SOI(Silicon On Insulator) 트랜지스터는 SIMOX(Separation by IMplanted OXygen) 등의 방법으로 SOI 웨이퍼를 만든뒤에 활성 영역만을 남겨두고 나머지 실리콘 부분은 모두 식각하여 보통의 벌크 소자에서의 문제점인 래치업 현상을 완전히 제거한 소자이다.
SOI 트랜지스터는 소자의 격리가 용이하고 고집적화가 가능하고 기생 커패시턴스가 작다는 특성이 있으나, 문턱 전압 제어는 기생채널의 형성 때문에 어려운 단점도 있다.
이하, 첨부된 도면을 참고하여 종래 기술의 SOI 트랜지스터에 관하여 설명하면 다음과 같다.
도 1a내지 도 1e는 종래 기술의 SOI 트랜지스터의 공정 단면도이다.
먼저, 도 1a에서와 같이, 실리콘 기판(11)상에 버퍼(Buffer) 산화막(12)과 질화막(13)을 차례로 형성하고, 상기 질화막(13)상에 제 1 포토레지스트(Photo Resist)(14)를 도포한 후, 노광 및 현상공정으로 상기 제 1 포토레지스트(14)를 패터닝(Patterning)한다.
그리고 도 1b에서와 같이, 상기 패터닝된 제 1 포토레지스트(14)를 마스크로 이용하여 상기 질화막(13)을 선택적으로 제거하여 질화막 패턴(13a)을 형성하여 필드영역과 액티브영역을 정의한다.
이어, 도 1c에서와 같이, 상기 제 1 포토레지스트(14)를 제거하고, 상기 질화막 패턴(13a)을 마스크로 이용하여 상기 필드 영역에 필드 이온주입 공정을 실시하고, 선택산화(LOCOS : Local Oxidation of Silicon)공정으로 소자 격리막(15)을 형성한다.
그리고 도 1d에서와 같이, 상기 질화막 패턴(13a) 및 버퍼 산화막(12)을 제거하고, 상기 실리콘 기판(11)의 전면에 제 2 포토레지스트(16)를 도포한다.
이어, 상기 제 2 포토레지스트(16)를 선택적으로 노광 및 현상하여 후공정에서 바디콘택(Body Contact)을 형성하기 위하여 제 2 포토레지스트(16)를 패터닝한다.
이어, 상기 패터닝된 제 2 포토레지스트(16)를 마스크로 이용하여 산소(O2) 이온주입공정을 실시하여 상기 제 2 포토레지스트(16) 양측의 실리콘 기판(11)내에 베리드 산화막(Buried Oxide)(17)을 형성한다.
그리고 도 1e에서와 같이 상기 제 2 포토레지스트(16)를 제거하고, 상기 실리콘 기판(11)의 전면에 게이트 절연막(18) 및 게이트 전극용 폴리 실리콘을 형성한 후, 포토리소그래피 공정으로 폴리 실리콘 및 게이트 절연막(18)을 선택적으로 제거하여 상기 제 2 포토레지스트(16)가 제거된 부분에 게이트 전극(19)을 형성한다.
이어, 상기 게이트 전극(19)을 마스크로 이용하여 소오스/드레인용 불순물 이온주입 공정을 실시하여 상기 게이트 전극(19) 양측의 실리콘 기판(11) 표면내에 소오스/드레인 불순물 확산영역(20)을 형성한다.
여기서 상기 게이트 전극(19)의 하부 즉, 상기 베리드 산화막(17)사이는 바디 콘택(Body Contact)영역이다.
이와 같은 종래 기술의 SOI 트랜지스터는 소자의 격리가 용이하고 고집적화가 가능하고 기생 커패시턴스가 작은 특성을 갖는다.
이와 같은 종래 기술의 SOI 트랜지스터는 SOI 기판을 이용하여 MOS소자를 구성하는 경우 소자의 격리가 용이하고 고집적화가 가능하고 기생 커패시턴스가 작은 특성을 갖고 있으나 다음과 같은 문제점이 있다.
소자가 점점 미세화되는 추세에서 쇼트 채널 특성에 의한 소자의 특성 저하를 효율적으로 해결하지 못한다.
또한, 소오스/드레인 영역이 얇기 때문에 저항이 증가하여 전류 구동 특성이 감소하는 문제가 발생한다.
본 발명은 이와 같은종래 기술의 SOI 트랜지스터의 문제점을 해결하기 위하여 안출한 것으로, 비대칭형으로 드레인을 형성하여 쇼트 채널 특성 및 전류 구동 특성을 향상시키는데 적당하도록한 반도체 소자의 구조 및 제조 방법을 제공하는데 그 목적이 있다.
도 1a내지 도 1e는 종래 기술의 SOI 트랜지스터의 공정 단면도
도 2는 본 발명에 따른 SOI 트랜지스터의 구조 단면도
도 3a내지 도 3h는 본 발명에 따른 SOI 트랜지스터의 공정 단면도
도면의 주요부분에 대한 부호의 설명
21. 실리콘층 22. BOX층
23. 에피택셜층 24. 게이트 절연층
25. 제 1 측벽 절연층 26. 제 2 측벽 절연층
27a. 드레인 전극 28a. 게이트 전극
29. 소오스 전극
비대칭형으로 드레인을 형성하여 쇼트 채널 특성 및 전류 구동 특성을 향상시키는데 적당하도록한 본 발명의 반도체 소자의 구조는 실리콘층,BOX층,에피택셜층으로 구성된 SOI 기판상에 형성되는 게이트 절연층과,게이트 절연층상에 형성되는 게이트 전극과,상기 게이트 전극의 일측 에피택셜층에 형성되는 소오스와, 게이트 전극 타측의 에피택셜층이 완전 식각되어진 부분,BOX층이 일부 식각되어진 부분에 상기 소오스와 형성 깊이 및 높이가 다르게 형성되는 드레인과,드레인과 식각되어진 에피택셜층의 측면 사이에 형성되어 터널링 산화막으로 사용되는 제 1 측벽 절연층을 포함하여 이루어지는 것을 특징으로 하고, 본 발명의 반도체 소자의 제조 방법은 실리콘층,BOX층,에피택셜층을 갖는 SOI 기판상에 게이트 절연층, 게이트 형성용 폴리 실리콘층을 차례로 증착하는 공정과,포토리소그래피 공정으로 게이트 형성용 폴리 실리콘층,게이트 절연층 그리고 에피택셜층과 BOX층의 일부를 식각하는 공정과,산화 공정으로 에피택셜층의 노출된 표면에 제 1 측벽 절연층을, 게이트 형성용 폴리 실리콘층의 표면에 제 2 측벽 절연층을 형성하는 공정과,게이트 형성용 폴리 실리콘층,게이트 절연층 그리고 에피택셜층과 BOX층의 일부가 식각된 부분에 불순물이 도핑된 폴리 실리콘층을 형성하여 형성 높이가 기판보다 상대적으로 높아진 드레인을 형성하는공정과,상기 제 2 측벽 절연층이 형성된 게이트 형성용 폴리 실리콘층을 선택적으로 식각하여 게이트 전극을 형성하는 공정과,상기 게이트 전극을 마스크로하여 소오스/드레인 불순물 주입 공정을 실시하여 소오스와 드레인을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명의 반도체 소자의 구조 및 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 2는 본 발명에 따른 SOI 트랜지스터의 구조 단면도이고, 도 3a내지 도 3h는 본 발명에 따른 SOI 트랜지스터의 공정 단면도이다.
본 발명의 SOI 트랜지스터는 실리콘층(21),BOX층(22),에피택셜층(23)으로 구성된 SOI 기판상에 형성되는 게이트 절연층(24)과, 게이트 절연층(24)상에 형성되는 게이트 전극(28a)과, 상기 게이트 전극(28a)의 일측 에피택셜층(23)에 형성되는 소오스 전극(29)과, 게이트 전극(28a)의 타측의 에피택셜층(23)이 완전 식각되어진 부분 그리고 BOX층(22)이 일부 식각되어진 부분에 상기 소오스 전극(29)과 형성 깊이 및 높이가 다르게 형성되는 드레인 전극(27a)과, 상기 드레인 전극(27a)과 식각되어진 에피택셜층(23)의 측면 사이에 형성되어 터널링 산화막으로 사용되는 제 1 측벽 절연층(25)과, 상기 게이트 전극(28a)의 상부 표면과 타측의 측면에 걸쳐 형성되는 제 2 측벽 절연층(26)을 포함하여 구성된다.
이와 같은 구조를 갖는 본 발명의 SOI 트랜지스터의 제조 공정은 다음과 같다.
먼저, 도 3a와 도 3b에서와 같이, 실리콘층(21),BOX층(22),에피택셜층(23)을 갖는 SOI 기판상에 게이트 절연층(24)과 게이트 형성용 폴리 실리콘층(28)을 차례로 증착한다.
이어, 도 3c에서와 같이, 포토리소그래피 공정으로 소자의 드레인이 형성될 영역의 게이트 형성용 폴리 실리콘층(28),게이트 절연층(24) 그리고 에피택셜층(23)과 BOX층(22)의 일부를 식각한다.
그리고 도 3d에서와 같이, 산화 공정을 실시하여 에피택셜층(23)의 노출된 표면에 산화막 즉, 에피택셜층(23)의 표면에 터널링 산화막으로 사용되는 제 1 측벽 절연층(25)을, 게이트 형성용 폴리 실리콘층(28)의 표면에 제 2 측벽 절연층(26)을 형성한다.
이때, 상기 산화 공정시에 게이트 형성용 폴리 실리콘층(28)의 산화 속도가 에피택셜층(23)보다 빠르기 때문에 제 2 측벽 절연층(26)이 제 1 측벽 절연층(25)보다 두껍게 형성된다. 그리고 제 1 측벽 절연층(25)을 산화막이 아닌 질화막으로 형성하는 것도 가능하다.
이어, 도 3e에서와 같이, 도 3c에서의 식각 공정으로 게이트 형성용 폴리 실리콘층,게이트 절연층(24) 그리고 에피택셜층(23)과 BOX층(22)의 일부가 식각된 부분에 불순물이 도핑된 폴리 실리콘층을 형성하여 형성 높이가 기판보다 상대적으로 높아진 드레인 전극층(27)을 형성한다.
그리고 도 3f에서와 같이, 상기 제 2 측벽 절연층(26)이 형성된 게이트 형성용 폴리 실리콘층을 선택적으로 식각하여 게이트 전극(28a)을 형성한다.
이어, 도 3g와 도 3h에서와 같이, 상기 게이트 전극(28a)을 마스크로하여 소오스/드레인 불순물 주입 공정을 실시하여 소오스 전극(29)과 드레인 전극(27a)을 형성한다.
이와 같은 제조 공정에 있어서, 제 1 측벽 절연층(25)을 드레인 전극층(27)을 형성한후에 산화 공정으로 형성하여 게이트 전극(28a)과 인접한 드레인 전극층(27)의 일부를 산화시켜 전극간의 절연특성을 높이는 것도 가능하다.
이와 같은 본 발명의 비대칭 구조의 드레인 전극을 갖는 구조이므로 쇼트 채널 특성을 개선할 수 있다.
이와 같은 본 발명의 반도체 소자의 구조 및 제조 공정은 드레인 전극이 비대칭 구조로 형성되어 터널링 산화막에 의해 드레인에 바이어스를 인가할 때 발생하는 쇼트 채널 특성을 개선하는 효과가 있다.
또한, 소오스가 nonLDD 구조이므로 저항이 감소하여 소자 구동시 캐리어 공급측면에서 유리하다.
드레인 전극이 비대칭 구조로 형성되어 에피택셜층이 얇기 때문에 발생하는드레인 저항을 줄이는 효과가 있다.
또 다른 효과로는 터널링 산화막 형성시에 게이트 전극 엣지 부분이 라운드 형태로 형성되기 때문에 GIDL(GateInduced Drain Leakage)을 감소시키는 효과가 있다.
Claims (6)
- 실리콘층,BOX층,에피택셜층으로 구성된 SOI 기판상에 형성되는 게이트 절연층과,게이트 절연층상에 형성되는 게이트 전극과,상기 게이트 전극의 일측 에피택셜층에 형성되는 소오스와,게이트 전극 타측의 에피택셜층이 완전 식각되어진 부분,BOX층이 일부 식각되어진 부분에 상기 소오스와 형성 깊이 및 높이가 다르게 형성되는 드레인과,드레인과 식각되어진 에피택셜층의 측면 사이에 형성되어 터널링 산화막으로 사용되는 제 1 측벽 절연층을 포함하여 구성되는 것을 특징으로 하는 반도체 소자의 구조.
- 제 1 항에 있어서, 게이트 전극의 상부 표면과 타측의 측면에 걸쳐 형성되는 제 2 측벽 절연층을 더 포함하는 것을 특징으로 하는 반도체 소자의 구조.
- 실리콘층,BOX층,에피택셜층을 갖는 SOI 기판상에 게이트 절연층, 게이트 형성용 폴리 실리콘층을 차례로 증착하는 공정과,포토리소그래피 공정으로 게이트 형성용 폴리 실리콘층,게이트 절연층 그리고 에피택셜층과 BOX층의 일부를 식각하는 공정과,산화 공정으로 에피택셜층의 노출된 표면에 제 1 측벽 절연층을, 게이트 형성용 폴리 실리콘층의 표면에 제 2 측벽 절연층을 형성하는 공정과,게이트 형성용 폴리 실리콘층,게이트 절연층 그리고 에피택셜층과 BOX층의 일부가 식각된 부분에 불순물이 도핑된 폴리 실리콘층을 형성하여 형성 높이가 기판보다 상대적으로 높아진 드레인 전극층을 형성하는공정과,상기 제 2 측벽 절연층이 형성된 게이트 형성용 폴리 실리콘층을 선택적으로 식각하여 게이트 전극을 형성하는 공정과,상기 게이트 전극을 마스크로하여 소오스/드레인 불순물 주입 공정을 실시하여 소오스와 드레인을 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서, 제 1,2 측벽 절연층을 형성하기 위한 산화 공정시에 제 2 측벽 절연층을 제 1 측벽 절연층보다 두껍게 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 4 항에 있어서, 제 1 측벽 절연층을 산화막이 아닌 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서, 제 1 측벽 절연층을 드레인 전극을 형성한후에 산화 공정으로 형성하여 게이트 전극과 인접한 드레인 전극의 일부를 산화시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
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- 1998-05-28 KR KR1019980019545A patent/KR100263475B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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