KR100207337B1 - 반도체장치 및 그 제조방법 - Google Patents

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Abstract

트랜지스터의 베이스 저항을 감소시킬 수 있는 바이폴라 트랜지스터를 포함하는 반도체 장치가 제공된다. 이 장치는 측부에 제1도전형의 제1반도체 활성영역을 갖는 반도체 서브구조물을 포함한다. 제1절연층은 제1활성영역을 덮도록 서브구조물의 주면상에 형성된다. 제1절연층은 제1활성영역을 노출시키는 제1관통창을 갖는다. 제2도전형의 반도체 콘택영역이 제1절연층상에 형성된다. 콘택영역은 제1창을 오버행하는 오버 행부분을 갖는다. 제2창은 제l창과 전체적으로 중첩되도록 오버행 부분의 내부단부에 의해 정의된다. 콘택영역은 다결정 반도체로 이루어진다. 제2도전형의 제2반도체 활성영역은 제l창의 제l활성영역에 형성된다. 제2도전형의 반도체 접속영역은 제2활성영역을 에워 싸도록 제1창에 형성된다. 접속영역은 콘택영역의 오버행부분과 제2활성영역과 접촉하여 제2활성영역을 콘택영역과 전기적으로 상호접속시킨다. 접속영역은 다결정 반도체로 이루어진다.

Description

반도체장치 및 그 제조방법
본 발명은 반도체 장치에 관한 것으로, 특히 베이스저항이 감소되는 바이폴라 트랜지스터를 포함하는 반도체 장치 및 그 제조방법에 관한 것이다.
1992년 11월에 공개된 일본국 특개평 4-330730호 공보에 개시된 이런류의 종래 반도체 장치를 제1도에 도시한다.
비록 이런장치는 복수의 바이폴라 트랜지스터를 포함하지만, 설명의 간략화를 위해 복수의 바이폴과 트랜지스터중 단지 하나만을 도시한다.
제1도에 도시한 대로, 이 반도체 장치는 npn 바이폴라 트랜지스터가 형성된 반도체 서브구조물(1100)을 갖는다. 이 서브구조물(1100)은 p-형 단결정 실리콘 기판(1001)과, 이 기판(1001)의 주면에 형성된 n-형 단결정 실리콘 에피탁시얼층을 포함한다
이 에피탁시얼층은 이산화실리콘(SiO2)로 이루어진 패턴된 분리절연층(1004)에 의해 분리되어 바이폴과 트랜지스터가 형성되는 소자형성 영역을 형성한다. 이 분리 SiO2층(1004)은 공지의 실리콘 국소산화법(LOCOS)에 의해 형성된다.
에피탁시얼층은 분리 SiO2층(1004)에 의해 분리되어 n-형 콜렉터 영역(1003)과 n+형 콜렉터 접속영역(1005)을 형성한다. n+ 매입영역(1002)은 기판(1001)의 표면영역에 형성되어 콜렉터 영역(1003)으로부터 콜렉터 접속영역(1005)으로 수평으로 연장한다.
서브구조물(1100)의 표면은 창(1101,1102)을 갖는 SiO2층(1006)으로 덮힌다. 창(1101)은 콜렉터 영역(1003) 위에 위치되어 영역(1003)을 부분적으로 노출시킨다. 창(1102)은 콜렉터 접속영역(1005) 위에 위치하여 영역(1005)을 부분적으로 노출시킨다.
p+형 폴리실리콘층(1007)이 창(1101) 부근에서 SiO2층(1006) 상에 선택적으로 형성된다. 층(1007)은 창(1101)을 수평적으로 오버행하는 오버행 부분을 가져 창(1101)과 전체적으로 중첩되는 창(1103)을 형성한다. 오버행 부분은 창(1101)의 윤곽부를 따라 연장하는 링형 평면형상을 갖는다.
SiO2층(1006)의 창(1101) 내에, p형 단결정 실리콘 베이스영역(1019)이 선택에피탁시얼 성장법에 의해 콜렉터 영역(1003)의 노출 영역에 형성된다. p형 폴리실리콘층(1020)은 베이스영역(1019)에 선택적으로 형성된다. 층(1020)의 상부 및 저부는 각각 베이스영역(1019)과 폴리실리콘층(1007)과 접촉된다. 폴리실리콘층(1020)은 링형 평면형상을 갖고 층(1007)의 링형 오버행 부분을 따라 연장한다.
SiO2측벽(1014)과 n형 단결정 실리콘 에미터 영역(1016)은 베이스영역(1019) 상에 형성된다. SiO2측벽(1014)은 링형 폴리실리콘층(1020)을 따라 연장하는 링형 평면 형상을 갖는다. 측벽(1014)의 측면은 층(1020)의 대향 측면과 접촉된다. 에미터영역(1016)은 측벽(1014)에 의해 에워싸져 영역(1016)을 폴리실리콘 층(1020)으로 부터 절연시킨다.
SiO2층(1016)의 창(1102) 내에, n+형 폴리실리콘층(1008)이 창(1102)을 충전하도록 형성된다. 층(1008)은 아래의 콜렉터 접속영역(1005)과 접촉된다. 층(1008)은 콜렉터 콘택영역 역할을 한다.
질화실리콘(Si3N4) 층(1009)은 층(1007)과 노출된 SiO2층(1006)을 덮도록 폴리실리콘층(1007) 상에 선택적으로 형성된다. Si3N4층(1009)은 층(1007)의 상면 뿐만 아니라 층(1007)의 오버행 부분과 오버행 부분의 내부 가장자리도 덮는다. Si3N4층(1009)은 베이스, 에미터 및 콜렉터창을 갖는다.
베이스전극(1017a)은 Si3N4층(1009)의 베이스창을 통해 아래의 폴리실리콘층(1007)과 접촉되도록 Si3N4층(1009) 상에 형성된다. 에미터전극(1017b)은 Si3N4층(1009)의 에미터창을 통해 아래의 에미터 영역(1016)과 접촉되도록 Si3N4층(1009) 상에 형성된다. 콜렉터 전극(1017c)은 Si3N4층(1009) 상에 형성된다. 베이스, 에미터, 및 콜렉터 전극(1017a, 1017b, 1017c)은 알루미늄 합금으로 이루어진다.
p형 폴리실리콘층(1020)과 p+형 폴리실리콘층(1007)은 베이스 콘택영역 역할을 한다.
제1도에 도시한 종래의 반도체 장치에서, p형 베이스영역(1019)은 SiO2층의 제어하에 에피탁시얼 성장법에 의해 작은 두께를 갖도록 형성될 수 있다. 또한, n형 에미터영역(1016)은 SiO2측벽(1014)과 자기정렬로 형성될 수 있으므로, 진성 베이스로서 역할을 하는 베이스영역(1019)의 부분은 작은 크기를 갖는다. 따라서, npn 바이폴라 트랜지스터는 고속동작이 가능하다.
상기 설명한 종래의 반도체 장치는 다음 공정순서에 따라 제조된다.
먼저, 제2(a)도에 도시한 구조물은 공지의 공정에 따라 준비된다. 이 상태에서, Si3N4층(1009)이 폴리실리콘층(1007)과 SiO2층(1006) 상에 선택적으로 형성된다. Si3N4층(1009)은 그 층의 오버행 부분의 내부 가장자리를 덮는다.
다음, 기체원 분자빔 에피탁시(MBE), 초고진공 화학기상증착(UHV-CVD) 저압 CVD(LPCVD) 등과 같은 선택 에피탁시얼 성장법을 사용하여, p형 단결정 실리콘 베이스 영역(1019)이 제2(b)도에 도시한 바와 같이 창(1101)의 콜렉터 영역(100)의 노출표면으로부터 상방으로 성장된다. 베이스영역(1019)의 이러한 성장 공정동안, p형 폴리실리콘층(1020)도 p형 폴리실리콘층(1007)의 오버행 부분의 저면으로부터 하방으로 콜렉터 영역(1003)을 향해 성장한다.
이 성장 공정은 제2(c)도에 도시한 바와같이 베이스영역(1019)과 폴리실리콘층(1020)이 서로 접촉될때까지 계속된다.
그후, 베이스, 에미터, 및 콜렉터 전극(1017a, 1017b, 1017c)이 공지의 공정에 의해 형성된다.
따라서, 제1도에 도시한 바와같은 종래의 반도체 장치가 얻어진다.
제1도의 종래의 반도체 장치에서, p형 단결정 실리콘 베이스영역(1019)은 SiO2층(1006)의 창(1101) 내에서 콜렉터 영역(1003)의 전노출 표면을 덮도록 형성된다. 베이스 영역(1019)은 베이스 접속 영역으로서 역할을 하는 p형 폴리실리콘층(1020)을 통해 베이스 콘택 영역으로서 역할을 하는 p+형 폴리실리콘층(1007)에 접속된다.
한편, 폴리실리콘의 확산계수는 단결정 실리콘보다 크다. 따라서, 도우프된 폴리실리콘층(1020)이 베이스 영역(1019)과 접촉되는 경우에도, 층(1020)으로 도우프된 p형 불순물이 후속 열처리 공정동안 베이스영역(1019)으로 확산되는 것이 어렵다.
결과적으로, 폴리실리콘층(1020)과 마주하는 베이스영역(1019)의 외부는 n형 단결정 실리콘 에미터영역(1016)과 SiO2측벽(1014)에 마주하는 영역(1019)의 내부의 전기저항과 대략 동일한 고전기저항을 갖는다. 이것은 바이폴라 트랜지스터의 고속동작을 제한한다.
따라서, 본 발명의 목적은 바이폴라 트랜지스터의 베이스저항이 감소될 수 있는 반도체장치 및 그 장치의 제조방법을 제공하는 것이다.
본 발명의 다른 목적은 바이폴라 트랜지스터가 고속으로 동작하게 하는 반도체 장치 및 그 장치의 제조방법을 제공하는 것이다.
상술한 목적 및 특정적으로 설명하지 않은 기타목적은 다음 설명으로 부터 당업자에게 명확할 것이다.
제1도는 종래 반도체장치의 단면도.
제2(a)도 내지 제2(c)도는 제1도의 종래 반도체장치의 제조공정단계를 각각 도시하는 단면도.
제3도는 본 발명의 제1실시예에 따른 반도체 장치의 단면도.
제4(a)도 내지 제4(t)도는 제1실시예에 따른 반도체 장치의 제조공정 단계를 각각 도시하는 단면도.
제5도는 본 발명의 제2실시예에 따른 반도체 장치의 단면도.
제6(a)도 내지 제6(l)도은 제2실시예에 따른 반도체 장치의 제조공정 단계를 각각 도시하는 단면도.
제7도는 제6(j)도의 상태에 해당하는 제2실시예에 따른 반도체 장치의 확대 단면도.
제8도는 제6(k)도의 상태에 해당하는 제2실시예에 따른 반도체 장치의 확대 단면도.
제9도는 제6(l)의 상태에 해당하는 제2실시예에 따른 반도체 장치의 확대 단면도.
제10도는 본 발명의 제3실시예에 따른 반도체 장치의 단면도.
* 도면의 주요부분에 대한 부호의 설명
l : 기판 2a : n+형 매입영역
2b : p+형 채널정지영역 3 : n-형 콜렉터영역,
4 : 분리 SiO2층 5 : n+형 콜렉터 접속영역
6 : SiO2층 7, 10, 11, l3 : p+형 폴리실리콘층
8 : n+형 폴리실리콘 콜렉터 콘택영역 9 : Si3N4층
12a : 진성 베이스 영역 12b : 외인성 베이스 영역
14 : SiO2측벽 l5 : n+형 폴리실리콘 에미터 콘택
16 : n+형 에미터 영역 17 : Si02층
18a : 에미터 전극 18b : 베이스 전극
18c:콜렉터 전극 100 : 서브 구조물
101,102,103 : 창
본 발명의 제1태양에 따르면, 측부에 제1도전형의 제1반도체 활성영역을 갖는 반도체 서브구조물을 포함하는 반도체 장치가 제공된다. 제1활성영역은 상기 서브구조물의 주면으로부터 노출된다.
제1절연층은 제1활성영역을 덮도록 서브구조물의 주면상에 형성된다. 제1절연층은 제1활성영역을 노출시키는 제1관통창 혹은 개구를 갖는다.
제2도전형의 반도체 콘택영역이 제1절연층상에 형성된다. 콘택 영역은 크기가 제1창의 크기보다 작은 제2관통창 혹은 개구를 갖는다. 콘택영역은 제1창을 오버행하는 오버행 부분을 갖는다. 제2창은 제1창과 전체적으로 중첩되는 오버행 부분의 내부단부에 의해 정의된다. 콘택영역은 다결정 반도체로 이루어진다.
제2도전형의 제2반도체 활성영역이 제1창에서 제1활성영역과 접촉되도록 제1활성 영역상에 형성된다.
제2도전형의 반도체 접속영역은 제2활성영역을 에워싸도록 제1개구에 형성된다. 접속영역은 콘택영역의 오버행 부분과 제2활성영역과 접촉되도록 되어 제2활성영역을 콘택영역과 전기적으로 상호접속한다. 콘택영역은 다결정 반도체로 이루어진다.
접속영역이 제1활성 영역과 접촉되고 제1 및 제2활성영역의 콘택 면적이 제1창의 면적보다 좁은 것이 바람직하다. 이것은 트랜지스터의 고속동작을 가능하게 한다.
제1태양의 바람직한 실시예에서, 반도체 접속영역은 제1, 제2, 제3, 및 제4 다결정 반도체층을 포함한다. 제1, 제2, 제3, 및 제4 다결정반도체층은 바람직하게 서브구조물의 주면에 수직인 방향으로 배치된다.
제1, 제2, 제3 및 제4 다결정 반도체층은 바람직하게 폴리실리콘으로 이루어진다.
제1태양의 다른 바람직한 실시예에서, 제2절연층이 접속영역과 제1활성영역사이에 추가적으로 형성된다. 접속영역은 제2절연층과 접촉되고 제1활성영역과 접촉되지 않는다.
바람직하게, 반도체 접속영역은 제1, 제2, 및 제3 다결정 반도체층을 포함한다. 제1다결정 반도체층은 제2활성영역과 접촉되고, 제3다결정 반도체층은 콘택영역과 접촉되며, 제2다결정 반도체층은 제1 및 제2 다결정 반도체층과 접촉된다.
제1, 제2 및 제3 다결정 반도체층은 바람직하게 서브구조물의 주면에 평행인 방향으로 배치된다.
제1 및 제2 다결정 반도체 층은 SiGe로 이루어지고, 제3 다결정 반도체층은 폴리실리콘으로 이루어지는 것이 바람직하다.
본 발명의 제1태양에 따른 반도체 장치에서, 반도체 접속영역은 제2도전형의 도우펀트로 도우프된 다결정 반도체로 이루어진다. 그러므로, 도우펀트의 도우핑 농도가 적당하게 결정되는 경우, 접속 영역의 전기저항은 접속 영역이 동일한 단결정 반도체로 이루어진 경우와 비교하여 감소될 수 있다.
본 발명의 제2태야에 따르면, 다음 단계를 포함하는 반도체장치 제조방법이 제공된다.
먼저, 측부에 제1도전형의 제1반도체 활성영역을 갖는 반도체 서브구조물이 준비된다. 제1활성영역은 서브구조물의 주면으로부터 노출된다.
그런 다음, 제1절연영역이 제1활성영역을 덮도록 서브구조물의 주면상에 형성된다. 제1절연영역은 제1활성영역을 노출시키는 제1관통창 혹은 개구를 갖는다.
후속하여, 제2도전형의 반도체 콘택영역이 제1절연 영역상에 형성된다. 콘택영역은 그 크기가 제1창의 크기보다 작은 제2관통창 혹은 개구를 갖는다. 콘택영역은 제1개구를 오버행하는 오버행 부분을 갖는다. 제2개구는 제1개구와 전체적으로 중첩되는 오버행 부분의 내부단부에 의해 정의된다. 콘택 영역은 다결정 반도체로 이루어진다.
제2도전형의 제2반도체 활성영역은 제1창에서 제1활성영역과 접촉되도록 제1활성영역상에 형성된다.
제2도전형의 반도체 접속영역은 제2활성영역을 에워싸도록 제1개구에 형성된다. 접속영역은 콘택영역의 오버행 부분과 제2활성영역과 접촉되도록 되어 제2활성영역을 콘택영역과 전기적으로 상호접속한다. 콘택영역은 다결정 반도체로 이루어진다.
제2태양의 바람직한 실시예에서, 반도체 접속영역은 제1, 제2, 제3, 및 제4 다결정 반도체층을 포함한다.
상기 접속영역을 형성하는 단계는 다음 단계를 포함한다.
제1다결정 반도체층은 제1활성영역과 접촉되고 제4다결정 반도체층은 접속영역과 접촉되도록 선택적으로 형성된다.
제2다결정 반도체층은 제1다결정 반도체층과 접촉되고 제2다결정 반도체층은 제2다결정 반도체층과 접촉되도록 형성된다.
바람직하게, 제1, 제2, 제3, 및 제4 다결정 반도체층은 서브구조물의 주면에 수직인 방향으로 배치되도록 형성된다.
제1, 제2, 제3 및 제4 다결정 반도체층은 바람직하게 폴리실리콘으로 이루어진다.
제2태양에 따른 다른 바람직한 실시예에서, 접속영역과 제1활성 영역사이에 제2절연층을 형성하는 단계가 수행된다. 접속영역은 제2절연층과 접속되고 제1활성영역과 접촉되지 않는다.
제2태양에 따른 또다른 바람직한 실시예에서, 반도체 접속영역은 제1, 제2, 및 제3 다결정 반도체층을 포함한다. 반도체 접속영역을 형성하는 단계는 다음 단계를 포함한다.
제1다결정 반도체층은 제2활성영역과 접촉되도록 형성된다.
제3다결정 반도체층은 콘택영역과 접촉되도록 형성된다.
제2다결정 반도체층은 제1 및 제2 다결정 반도체층과 접촉되도록 형성된다.
제1, 제2, 및 제3 다결정 반도체층은 바람직하게 서브구조물의 주면에 평행한 방향으로 배치되도록 형성된다.
제1, 제2, 및 제3 다결정 반도체층은 SiGe로 이루어지고, 상기 제3 다결정 반도체층은 폴리실리콘으로 이루어진다.
제2태양에 따른 반도체장치 제조방법으로, 제1태양에 따라 반도체 장치가 용이하게 얻어질 수 있다.
본 발명이 용이하게 실시될 수 있도록 하기 위해, 첨부도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다.
[제1실시예]
본 발명의 제1실시예에 따른 반도체 장치는 대응하는 소자형성 영역에 형성된 복수의 npn형 바이폴라 트랜지스터를 포함한다. 그러나, 설명의 간략화를 위해 여기서는 단 하나의 트랜지스터를 설명한다.
제3도에 도시한 바와같이, 제1실시예에 따른 반도체 장치는 npn 바이폴라 트랜지스터가 형성된 반도체 서브구조물(100)을 갖는다. 이 서브구조물(100)은 저항률이 10 내지 15 이고 표면방위가 (100)인 p-형 단결정 실리콘기판(1)과, 기판(1)의 주면에 형성된 n-형 단결정 실리콘 에피탁시얼층을 포함한다.
에피탁시얼층은 SiO2로 이루어진 패턴된 분리 절연층(4)에 의해 분리되어 바이폴라 트랜지스터가 형성되는 소자 형성영역을 형성한다. 분리 SiO2층(4)은 LOCOS 기술을 사용하여 형성된다.
에피탁시얼층은 분리 SiO2층(4)에 의해 분리되어 n-형 콜렉터영역(3)과 n+형 콜렉터 접속영역(5)을 형성한다. n+형 매입영역(2a)은 기판(1)의 표면영역에 형성되어 콜렉터영역(3)으로부터 콜렉터 접속영역(5)으로 수평적으로 연장한다. p+형 채널스톱영역(2b)은 기판(1)의 표면면적에 형성되어 분리 SiO2층(4)을 따라 연장한다.
반도체 서브구조물(100)의 표면은 창(101,102)을 갖는 SiO2층(6)으로 덮혀 있다. 창(101)은 콜렉터 영역(3) 위에 위치되어 영역(3)을 부분적으로 노출시킨다. 창(102)은 콜렉터 접속영역(5)위에 위치되어 영역(5)을 부분적으로 노출시킨다.
p+형 폴리실리콘층(7)은 창(101) 부근에서 SiO2층(6) 상에 선택적으로 형성된다. 층(7)은 창(101)을 수평적으로 오버행하는 오버행 부분을 가져, 아래의 창(101)과 전체적으로 중첩되도록 창(103)을 형성한다. 오버행 부분은 창(101)의 윤곽부를 따라 연장하는 링형 평면 형상을 갖는다.
SiO2층(6)의 창(101)내에서, p형 단결정 실리콘 진성베이스 영역(12a)과 p+형 폴리실리콘층(10)이 콜렉터영역(3)의 노출면적에 형성된다. p+형 폴리실리콘 외인성 베이스영역(12b)은 p+폴리실리콘층(10) 상에 적층되록 형성된다.
즉, 외인성 베이스영역(12b)과 폴리실리콘층(10)은 링형 평면형상을 갖고 폴리실리콘층(7)의 링형 오버행부분을 따라 연장한다. 영역(12b)과 층(10)은 SiO2층(6)의 내면으로부터의 거리가 소정치 이하인 창(101)의 외부내에 존재한다. 진성 베이스 영역(12a)은 SiO2층(6)의 내면으로부터의 거리가 소정치보다 큰 창(101)의 내부내에 존재한다. 진성베이스 영역(12a)은 폴리실리콘층(10)과 외인성 베이스 영역(12b)에 의해 둘러 싸여 있다.
p+형 폴리실리콘층(13)은 p+형 외인성 베이스 영역(12b)상에 그 위에 적층되도록 형성된다. p+형 폴리시릴콘층(11)은 p+형 폴리실리콘층(13) 상에 그와 중첩되도록 형성된다.
n+형 에미터영역(16)이 진성 베이스영역(12a)에 형성된다. 영역(16)은 단결정 실리콘층으로의 불순물 도우핑 공정을 통해 진성베이스영역(12a)을 구성하는 동일 단결정 실리콘층내에 형성된다.
SiO2측벽(14)과 n+형 폴리실리콘 에미터 콘택(15)이 에미터영역(16) 상에 형성된다. 에미터콘택(15)은 에미터영역(16)과 접촉된다. 측벽(14)은 에미터영역(16), 진성 베이스영역(12a), 외인성 베이스영역(12b), 및 폴리실리콘층(13,11)과 접촉된다. SiO2측벽(14)은 에미터콘택(15) 주위를 연장하는 링형 평면형상을 갖는다. 측벽(14)은 폴리실리콘층(11,13)으로부터 에미터 콘택(15)을 전기적으로 절연시키는 역할을 한다.
제3도에 도시한 바와같이, 진성 베이스 영역(12a)은 창(101)의 평면 크기 혹은 면적 S2 보다 좁은 평면 크기 혹은 면적 S1을 갖는다. 이것은 제1도의 종래의 것과 비교하여 콜렉터 영역(3)과 진성 베이스 영역(12a)의 콘택 면적의 감소를 초래한다. 또한, 영역(12a)의 두께는 SiO2층(6)보다 작다.
SiO2층(6)의 창(102) 내에서, n+형 폴리실리콘 콜렉터 콘택영역(8)이 창(102)을 충전하도록 형성된다. 콘택영역(8)은 아래의 콜렉터 접속영역(5)과 접촉된다.
Si3N4층(9)은 폴리실리콘 베이스콘택 영역(7) 상에 영역(7) 자체와 노출된 SiO2층(6)을 덮도록 형성된다. Si3N4층(9)은 영역(7)의 상부표면 뿐만 아니라 영역(7)의 오버행 부분의 내부 가장자리를 덮는다. Si3N4층(9)은 베이스, 에미터 및 콜렉터창을 갖는다. 에미터콘택(15)의 상부는 층(9) 위로 돌출한다.
SiO2층(17)은 Si3N4층(9) 상에 층(9) 자체와 노출된 에미터콘택(15)을 덮도록 형성된다. SiO2층(17)은 Si3N4층(9)의 베이스, 에미터, 및 콜렉터창과 중첩되도록 형성된 베이스, 에미터 및 콜렉터창을 갖는다.
베이스전극(18b)은 SiO2층(17) 상에 Si3N4층(9)과 SiO2층(17)의 베이스창들을 통해 아래의 폴리실리콘층(7)과 접촉되도록 형성된다. 에미터전극(18a)은 SiO2층(17) 상에 SiO2층(17)의 에미터창을 통해 아래의 에미터콘택(15)과 접촉되도록 형성된다. 콜렉터전극(18c)은 SiO2층(17) 상에 SiO2층(17)과 Si3N4층(9)의 콜렉터창을 통해 아래의 콜렉터 콘택(8)과 접촉되도록 형성된다. 베이스, 에미터, 및 콜렉터 전극(18a, 18b, 18c)은 알루미늄 합금으로 이루어진다.
제1실시예에 따른 상술한 반도체 장치를 다음 공정순서에 의해 제조한다.
먼저, 400 내지 600의 두께를 갖는 SiO2층(21)을 제4(a)도에 도시한 바와 같이, 저항률이 10 내지 15 이고 표면방위가 (100)인 p-형 단결정 실리콘기판(1)의 주면상에 형성한다. 이 단계는 주지의 CVD 혹은 열산화법에 의해 행한다.
그런다음 주지의 포토리소그래피법에 의해 SiO2층(21) 상에 패턴된 포토레지스트막(도시하지 않음)을 형성한다. 이 패턴된 포토레지스트막을 마스크로 사용하여, HF계 에칭용액에 의해 층(21)을 선택적으로 에칭하여 아래의 기판(1)을 노출시키는 개구(21a)를 형성한다.
20 내지 50의 두께를 갖는 SiO2층(22)을, 제4(b)도에 도시한 바와 같이, 주지의 열산화법에 의해 개구(21a) 내의 기판(1)의 표면상에 선택적으로 형성한다.
기판(1)에 n+형 매입영역(2a)을 형성하기 위해, 잔존 SiO2층(22)을 마스크로 사용하여 개구(21a)를 통해 기판(1)으로 비소(As) 이온을 선택적으로 주입한다. 이 주입 공정은 바람직하게 가속에너지가 50kV 내지 120kV의 범위에 있고, 주입량이 51015내지 21016원자/의 범위에 있는 조건하에서 행한다. 그런다음 주입영역의 손상회복과 주입된 As 이온의 활성화 및 진입을 위해 이온주입 영역을 1000 내지 1150의 온도에서 열처리 공정을 행한다. 따라서, 제4(b)도에 도시한 바와 같은 n+형 콜렉터 매입영역(2a)의 기판(1)에 형성된다.
SiO2층(22)과 잔존 SiO2층(21)을 제거한후, p+형 채널 정지영역(2b)을, 제4(c)도에 도시한 바와같이, 콜렉터 매입영역(2a)을 에워싸도록 기판(1)에 형성한다. 이 단계는 매입층(2a)의 형성에서와 동일한 방식으로 행해질 수도 있는 패턴된 포토레지스트막의 형성, 이온주입, 포토레지스트막의 제거, 및 주입영역의 열처리를 포함한다.
후속하여, n-형 단결정 실리콘 에피탁시얼층(23)을 기판(1)의 주면상에, 제4(d)에 도시한 바와같이, 주지의 에피탁시얼 성장법에 의해 매입층(2a)과 채널정지영역(2b)을 덮도독 형성한다. 바람직한 성장조건은 성장온도가 950 내지 1050이고, 소오스 기체가 SiH2혹은 SiH2Cl2이며, 도우핑 기체가 PH3이다. 에피탁시얼층(23)은 바람직하게 0.8 내지 1.3μm의 두께와 51015내지 21016원자/의 도우핑 농도를 갖는다.
소자분리를 위해, 패턴된 SiO2층(4)을 주지의 LOCOS 기술을 사용하여 다음의 방식으로 형성한다.
20 내지 50의 두께를 갖는 SiO2층(도시하지 않음)을 열산화법에 의해 에피탁시얼층(23) 상에 형성한 다음, 70 내지 150의 두께를 갖는 Si3N4층에 형성한 다음, Si3N4층을 건식 에칭법에 의해 선택적으로 제거하여 소자형성 영역을 덮도록 Si3N4층을 패터닝한다. 포토레지스트막을 제거한 다음, 패턴된 Si3N4층을 마스크로서 사용하여 에피탁시얼층(3)과 기판(1)을 열산화한다. 이렇게 하여, 패턴된 SiO2분리층(4)을 얻는다.
분리층(4)의 두께는 층(4)의 저부가 채널 정지영역(2b)을 연장하도록 설계한다. 예를들어, 바람직한 두께는 700 내지 1000이다.
가열된 인산을 사용하여 불필요한 패턴된 Si3N4층을 제거한다. 그런다음, 콜렉터저항을 감소시키기 위해, 확산 혹은 이온주입법에 의해 n+형 콜렉터 접속영역(5)을 에피탁시얼층(3)에 형성한다.
상기의 공정을 통해, 제4(e)도에 도시한 바와같은, 실리콘 서브구조물(100)을 얻는다.
이들 공정에 후속하여, SiO2층(6)을 에피탁시얼층(3) 상에 이의 전노출 표면을 덮도록 형성한다. 층(6)이 150 내지 300의 두께를 갖는 것이 바람직하다. 여기서, 두께는 200로 설정된다. 그런다음, 창(102)을 층(6)에 아래의 콜렉터 접속영역(5)을 노출시키도록 형성한다. 이 단계의 상태가 제4(f)도에 도시된다.
패턴된 폴리실리콘층(24)을, 제4(g)도에 도시한 바와같이, SiO2층(6)에 형성한다. 층(24)이 200 내지 350의 두께를 갖는 것이 바람직하다. 여기서, 두께는 250로 설정된다. 층(24)은 SiO2층(6)의 창(102)을 통해 노출된 콜렉터 접속영역(5)과 접촉된다.
패턴된 포토레지스트막(도시하지 않음)을 폴리실리콘층(24) 상에 형성한 후, 붕소(B) 이온을 포토레지스트막을 마스크로 사용하여 폴리실리콘층(24)의 부분으로 선택적으로 주입하여 p+형 베이스 콘택영역(7)을 형성한다. 예를 들어, 가속에너지는 20keV로 설정되고 주입량은 51015원자/로 설정된다.
이 포토레지스트막을 제거한 후, 다른 패턴된 포토레지스트막(도시하지 않음)을 폴리실리콘층(24) 상에 형성하고, 인(p) 이온을 포토레지스트막을 마스크로 사용하여 폴리실리콘층(24)의 다른 부분으로 선택적으로 주입하여 n+형 콜렉터 콘택영역(8)을 형성한다. 예를 들어, 가속 에너지는 50keV로 설정되고 주입량은 11016원자/으로 설정된다. 이 단계에서의 상태가 제4(h)도에 도시된다.
후속하여, 대략 150의 두께를 갖는 Si3N4층(25)을 전체기판(1) 위에서 폴리실리콘베이스와 콜렉터 콘택영역(7,8)을 덮도록 LPCVD법에 의해 형성한다. 층(24)의 두께는 바람직하게 100 내지 200의 범위이다.
에미터 형성위치에서 창을 갖는 패턴된 포토레지스트막(도시하지 않음)을 Si3N4층(25) 상에 주지의 포토리소그래피버벵 의해 형성한다. 이 패턴된 포토레지스트막을 마스크로서 사용하여, 비동방성 건식에칭법에 의해 Si3N4층(25)과 폴리실리콘 베이스 콘택영역(7)을 선택적 및 연속적으로 에칭한다. 따라서, 창(103)이, 제4(i)도에 도시한 바와 같이, 베이스 콘택영역(7)에 형성된다.
50 내지 100의 두께를 갖는 다른 Si3N4층(도시하지 않음)을 전체기판(1)위에서 잔존 Si3N4층(25) 상에 LPCVD법에 의해 형성한다. 이 새롭게 형성된 Si3N4층은 노출된 SiO2층(6)과 창(103) 내의 베이스 콘택 영역(7)의 측면과 접촉된다.
새롭게 형성된 Si3N4층을 창(103)의 저부에서 비동방성 건식에칭법에 의해 선택적으로 에칭한다. 제4(j)도에 도시한 바와 같이, 잔존 Si3N4층(25)과 잔존의 새롭게 형성된 Si3N4층은 Si3N4층(9)을 형성한다. 층(9)은 창(103)내에서 베이스 콘택영역(7)의 측면을 덮는다.
또한, 플루오르화 수소(HF)를 포함하는 에칭용액을 사용하여 창(103)을 통한 습식에칭법에 의해 선택적으로 에칭하여, 제4(k)도에 도시한 바와 같은, 층(6)에서의 창(101)을 형성한다. 아래의 콜렉터 영역(3)은 창(101)을 통해 노출된다. 창(101)은 전체창(103)과 중첩되도록 형성한다.
이 습식에칭 공정동안, SiO2층(6)은 수직적 및 수평적으로 에칭된다. 그러므로, 창(101)은 창(103)보다 넓은 평면 크기 혹은 면적을 가져, 제4(k)도에 도시한 바와 같이, p+형 폴리실리콘 베이스 콘택영역(7)의 오버행 부분을 초래한다.
SiO2층(6)의 오버행 부분의 길이(L)는 층(6)의 두께(T) 보다 작을 수도 있다. 길이(T)는 100 내지 250의 범위인 것이 바람직하다. 여기서 T=250및 L=200이다.
다음, 선택 폴리실리콘 성장법에 의해 비도우프 폴리실리콘층(10)을 n+형 단결정 실리콘 콜렉터 영역(3)의 노출표면상에 상방으로 성장시키고, 동시에, 비도우프 폴리실리콘층(11)을 창(101) 내의 p+형 폴리실리콘 베이스 콘택영역(7)의 오버행 부분의 노출된 하부 표면상에서 하방으로 성장시킨다. 이 단계에서의 상태를 제4(l)에 도시한다.
이 선택 에피탁시얼 성장법의 바람직한 예는 T. Aoyama 등에 의해 1990년에 간행된 Selective Polysislicon Deposition (SPD) by Hot - Wall LPCVD and its Application to High Speed Bipolar Devices 제하로 Extended Abstract on Solid State Devices and Materials, pp. 658-668에 개시된다.
여기서, LPCVD법은 SiH2Cl2와 HCl이 소오스 기체로서 각각 300sccm과 160sccm의 유동율로 공급되고, 성장압력이 30Torr로 설정되며, 성장온도가 800로서 설정된 조건하에서 수행된다. 비도우프 폴리실리콘층(10,11)은 대략 30의 동일 두께를 갖는다.
SiO2층(19)과 Si3N4층(20)을 Si3N4층(9) 상에 LPCVD 법에 의해 연속적으로 성장한다. 이들 2개의 층(19,20)은 대략 수십의 동일 두께를 갖는다. 이 단계에서, 제4(m)도에 도시한 바와 같이, 층(19,20)은 창(101,103) 내의 모든 노출된 영역을 덮는다.
Si3N4층(20)을 창(103) 바로 아래 위치에서 비등방성 건식에칭법에 의해 선택적으로 제거하여 층(20)에 창(20a)을 형성한다. 아래의 SiO2층(19)을, 제4(n)도에 도시한 바와같이, 창(20a)을 통해 부분적으로 노출시킨다.
에치된 Si3N4층(20)을 마스크로 사용하여, 폴리실리콘층(10)의 대응부분이 완전히 산화되어 SiO2가 될때까지 비도우프 폴리실리콘층(10)을 산화분위기에서 선택적으로 산화한다. 결과로서, 제4(o)도에 도시한 바와 같이, 이 산화공정에 의해 발생된 SiO2층(19)과 SiO2층이 서로 조합되어 창(20a)의 부근에서 콜렉터 영역(3) 상에 확장부(19a)를 형성한다.
그런 다음, 연속적으로 가열된 인산을 사용하여 Si3N4층(20)을 제거하고, HF 용액을 사용하여 SiO2층(19)을 제거한다. 이 단계에서의 상태가 제4(p)도에 도시된다.
제4(p)도로부터 콜렉터 영역(3)이 확장부(19A)에 대응하는 영역에서 부분적으로 노출되고, 잔존 비도우프 폴리실리콘층(10)은 링형 평면형상을 갖는다.
이 단계를 후속하여, 상술한 종래 방법에서와 같이 에피탁시얼 성장법을 행하여 진성 베이스 영역(12a)을 형성하고, 제4(q)도에 도시한 바와 같이, 외인성 베이스 영역 및 폴리실리콘층(13)을 동시에 형성한다. 특히, p형 단결정 실리콘 진성 베이스영역(12a)을 노출된 콜렉터 영역(3) 상에서 상방으로 성장시킨다. p형 폴리실리콘 외인성 베이스영역(12b)을 잔존 링형상 폴리실리콘층(10) 상에서 상방으로 성장시킨다. p형 폴리실리콘층(13)을 비도우프된 폴리실리콘층(11) 상에서 하방으로 성장시킨다. 이러한 에피탁시얼 성장공정을 외인성 베이스영역(12b)과 p형 폴리실리콘층(13)이 서로 접촉할때까지 계속한다.
에피탁시얼 성장법으로서, LPCVD, 기체원 MBE 혹은 UHV-CVD법중 하나가 사용될 수도 있다. 여기서, UHV-CVD 법은 Si2H6가 소오스기체로서 3sccm의 유동율로 공급되고, 성장온도가 605로 설정된 조건하에서 행한다.
후속적으로, 창(101) 내의 폴리실리콘층(11,13,12b)으로 p형 불순물을 고농도로 도우프하기 위해 열처리공정을 행한다. 특히, p+형 베이스 콘택영역(7)을 붕소이온으로 고농도 도우프하므로, 영역(7)으로 도우프된 붕소원자는 하방으로 확산되어 아래의 폴리실리콘층(11,13,12b)으로 진입한다. 즉, 폴리실리콘층(11,13,12b)을 붕소원자로 중도우프하여 p+형 폴리실리콘층을 형성한다.
이 열처리 공정을 바람직하게 가열온도가 800이고 가열시간이 10분인 조건으로 행한다.
전형적으로, 폴리실리콘재료내의 확산계수(즉, 확산속도)는 단결정 실리콘 재료내의 그것보다 더 크다. 그러므로, 폴리실리콘층은 이 열처리 공정에 기인하여 만족스러운 고레벨로 붕소원자로 도우프될 수 있다. 폴리실리콘층(10)도 이 열처리 공정동안 붕소원자로 도우프되는 가능성이 있다. 그러나, 이 도우핑은 바이폴라 트랜지스터의 성능과 관련한 어떠한 문제도 야기하지 않는다.
이 열처리 공정동안, 붕소원자가 콜렉터 영역(3)의 표면영역으로 확산하여 진성베이스영역(12a)의 그러한 두께 증가는 간략화를 위해 제4(q)도에 도시하지 않는다.
또한, SiO2층(14)을 Si3N4층(9) 상에 LPCVD법에 의해 형성한 다음, 층(14)을 비드방성 에칭법에 의해 선택적으로 제거하여, 제4(r)도에 도시한 바와 같이, 링형 평면형상을 갖는 SiO2측벽(14)을 형성한다.
측벽(14)의 저면은 진성베이스 영역(12a)과 외인성 베이스 영역(12b)과 접촉된다. 측벽(14)의 외측면은 폴리실리콘층(11,13) 및 Si3N4층(9)과 접촉된다. 아래의 진성베이스 영역(12a)은 측벽(14)의 중심에서 노출된다.
비도우프 폴리실리콘층(도시하지 않음)을 Si3N4층(9) 상에 측벽(14)과 접촉되도록 LPCVD법에 의해 형성한다. 그런 다음 저항률을 감소시키기 위해 이온주입법에 의해 폴리실리콘층에 비소원자를 도우프한다. 이 폴리실리콘층의 두께는 바람직하게 150 내지 300의 범위이다. 이온 주입법은 바람직하게 가속에너지가 비소이온의 침투를 방지하기 위해 70 내지 100keV로 설정되고 주입량이 51015내지 21016원자/로 설정되는 조건하에서 행한다.
그런 다음 비소 도우프 폴리실리콘층을 포토리소그래피와 건식에칭법에 의해 패터닝하여, 제4(s)도에 도시한 바와 같이, 에미터 콘택(15)을 형성한다. 에미터 콘택(15)을 SiO2측벽(14)에 의해 폴리실리콘층(11,13)으로부터 전기적으로 분리시킨다. 콘택(15)의 저부는 노출된 진성베이스 영역(12a)과 접촉된다.
n형 에미터 영역(16)을 형성하기 위해 열처리 공정을 행한다. 이 열처리 공정에 기인하여, 에미터 콘택(15)으로 도우프된 비소원자는 그들의 콘택영역을 통해 p형 진성베이스 영역(12a)의 표면영역으로 확산된다. 비소 도우프된 영역의 도전형은 n형으로 변경되어, 제4(t)도에 도시한 바와 같이, 단결정 실리콘으로 이루어진 n형 에미터 영역을 형성한다.
또한, Si3N4층(9)과 에미터 콘택(15)을 덮기 위해 SiO2층(17)을 형성한다. SiO2층(17)과 아래의 Si3N4층(9)을 패터닝하여 특정위치에서 각각 베이스 에미터, 및 콜렉터 개구를 갖도록 한다.
패턴된 SiO2층(17) 상에 스퍼터링법에 의해 알루미늄(Al) 합금층을 형성한다. Al 합금층을 포토리소그래피 및 비등방성 건식 에칭버벵 의해 패터닝하여 에미터, 베이스 및 콜렉터 전극(18a, 18b, 18c)을 형성한다. 에미터 전극(18a)은 에미터 개구를 통해 에미터 콘택(15)과 접촉된다. 베이스 전극(18b)은 베이스 개구를 통해 베이스 콘택(7)과 접촉된다. 콜렉터 전극(18c)은 콜렉터 개구를 통해 콜렉터 콘택(8)과 접촉된다.
상술한 공정을 통해, 제3도에 도시한 바와 같이 바이폴라 트랜지스터를 포함하는 반도체 장치를 제조한다.
제3도의 제1실시예에 따른 반도체 장치에서, 베이스 접속영역으로서 역할을 하는 폴리실리콘층(13,11)과 외인성 베이스영역(12b)이 진성베이스 영역(12a)과 베이스 콘택영역(7) 사이에 위치된다. 즉, 진성 베이스 영역(12a)과 베이스 콘택 영역(7)은 외인성 베이스 영역(12b)과 폴리실리콘층(13,11)의 조합을 통해 서로 전기적으로 접속된다.
외인성 베이스 영역(12b)이 붕소 도우프 폴리실리콘으로 이루어지고 붕소원자의 도우핑 농도는 영역(12b)이 단결정 실리콘으로 이루어진 경우보다 전기 저항이 낮도록 결정된다.
결과로서, 외인성 베이스영역(12b)과 폴리실리콘층(13,11)의 조합의 전기저항치합으로서 정의되는 베이스 저항은 제1도의 상술한 종래의 반도체 장치에 비교하여 감소될 수 있다.
도우핑 농도가 동일한 경우, 폴리실리콘층은 단결정 실리콘층 보다 전기 저항이 높음은 물론이다. 그러나, 제1실시예에서, 폴리실리콘 외인성 베이스 영역(12b)은 성장공정후 열처리 동안 붕소로 중도우프된다. 열처리 후의 외인성 베이스영역(12b)의 도우핑 농도는 성장공정에서 보다 대략 1차수만큼 높아서, 영역(12b)은 바이폴라 트랜지스터의 베이스 저항감소 및 고속동작을 가능하게 한다.
베이스 저항치는 치수에 따라 변하므로, 값 그 자체의 비교는 의미가 없다. 개략적으로 말해서, 베이스 저항은 3개의 부분, 즉, (a) 진성 베이스 영역, (b) 베이스 콘택영역, 및 (c) 진성베이스 영역과 베이스 콘택영역간의 베이스 접속영역의 합저항과 동일하고, 3개 부분의 저항치는 대략 동일하다.
바이폴라 트랜지스터의 최대 발진주파수 fmax는 베이스 저항 RB의 제곱근에 역비례한다. 그러므로, 제1실시예에 따른 반도체 장치의 베이스 저항 RB가 최대 발진주파수 fmax를 사용하여 제1도에 도시한 종래의 것과 비교될때, 제1실시예의 장치는 종래의 것에 대해 40GHz 더 큰 46GHz의 증가된 fmax를 갖는다.
[제2실시예]
제5도는 본 발명의 제2실시에에 따른 반도체 장치를 도시한다. 제2실시예는 제1실시예와 동일한 구조물 및 방법을 포함하므로, 동일한 구조 및 방법에 관한 설명은 설명의 간략화를 위해 해당 구성요소에 동일한 도면부호를 병기하므로서 여기서 생략한다.
제5도에 도시한 것처럼, 실리콘 서브구조물(100)의 표면 저층에 위치한 SiO2층(31), 중층에 위치한 Si3N4층(32), 및 고층에 위치한 SiO2층(33)으로 이루어진 3층 절연구조물(30)로 덮혀 있다.
창(102)은 3층 절연구조물(30)을 수직적으로 관통하여 콜렉터 접속 영역(5)을 노출시킨다.
제1실시예에서의 SiO2층(6)의 창(101) 대신에, 창(301)이 SiO2층(33)에 형성되고, 창(302)이 Si3N4층(32)에 형성되며, 창(303)이 SiO2층(31)에 형성된다. 상층창(301)이 가장 크고, 중층창(302)이 가장 작으며, 하하층창(303)은 3개의 창(301,302,303) 크기에서 중간이다. 이들 3개의 창(301,302,303)은 서로 중첩되어 3층 절연구조물(30)로부터 아래의 콜렉터 영역(3)을 노출시킨다.
p+형 폴리실리콘 베이스 콘택영역(7)은 SiO2층(33)과 접촉된다. 베이스 콘택영역(7)의 오버행 부분은 SiO2층(33)의 상층창(301)을 오버행한다.
링형 평면형상을 갖는 p+형 폴리실리콘층(34)이 폴리실리콘 베이스 콘택(7)과 Si3N4층(32) 사이에서 창(301) 내에 형성된다. 층(34)의 상부 및 저부는 각각 베이스 콘택(7) 및 층(32)과 접촉되고, 층(34)의 외측면은 SiO2층(33)과 접촉된다.
p형 단결정 SiGe 층(35)은 창(303) 내에서 노출된 콜렉터 영역(3) 상에 형성된다. 층(35)의 주변부는 SiO2층(31)과 Si3N4층(32)과 접촉된다. 층(35)의 상면은 층(32) 두께의 중간수준 가까이에 있다.
p형 단결정 SiGe 외인성 베이스 영역(37)은 p형 단결정 SiGe 층(35) 상에 형성된다. 층(37)의 상부는 상층창(301) 내에 있다. 층(37)은 평면 크기에서 층(35)보다 작다.
얇고, 링형 평면형상을 갖는 p+형 다결정 SiGe 층(36)은 창(301,302) 내에서 p+형 폴리실리콘층(34)과 접촉되도록 형성된다. SiGe 층(36)은 링 형상 폴리실리콘층(34)을 따라 연장하고 진성 베이스 영역(37)을 에워싼다.
얇고, 링형 평면형상을 갖는 p형 다결정 SiGe 층(38)은 창(301,302) 내에서 SiGe 층(36)과 접촉되도록 형성된다. SiGe 층(38)은 링형상 폴리실리콘층(34)을 따라 연장하고 진성 베이스 영역(37)을 에워싼다.
SiGe 층(36,38)은 Si3N4층(9) 아래에 위치된다. 층(36,38)의 저부는 SiGe 진성 베이스 영역(37)과 접촉된다. 창(301)으로 수평적으로 돌출하는 폴리실리콘층(34)의 내부 단부는 Si3N4층(9) 아래에 위치된다.
n+형 단결정 실리콘 에미터 영역(39)이 진성 베이스 영역(37) 상에 형성된다. 에미터 콘택 영역(15)은 에미터 영역(39) 상에 그와 접촉되도록 형성된다.
링형 SiO2측벽(14)이 진성 베이스 영역(37) 상에 형성되어 링형상 폴리실리콘층(34)을 따라 연장한다. 측벽(14)은 에미터 영역(39)과 에미터 콘택(15)을 p형 다결정 SiGe 층(38)으로부터 전기적으로 절연시킨다.
여기서 SiGe 층(35)은 p형이다. 그러나, 층(35)은 p 혹은 n형일 수도 있다. 층(35)이 n형인 경우, 이것은 n-형 콜렉터 영역(3)의 추가 부분으로서 역할을 한다.
층(35)이 p형인 경우, 이것은 p형 진성베이스 영역(37)의 추가부분으로서 역할을 한다.
제2실시에에서, Ge 도우프된 Si 재료를 의미하는 SiGe가 사용된다. 그러므로, Ge 농도를 변화시키므로서 SiGe 층 내에 전계가 발생되고 결과로서 SiGe 층의 캐리어는 전계에 기인하여 가속될 수 있다. 이에 의해 고속동작이 가능하다.
제5도에 도시한 것처럼, 진성 베이스 영역의 부분으로서 역할을 하는 SiGe 층(35)은 창(301)의 평면크기 혹은 면적 S2 보다 좁은 평면크기 혹은 면적 S1을 갖는다. 이것은 제1도의 종래의 것과 비교했을 때 콜렉터 영역(3)과의 SiGe 층(35)의 콘택면적의 감소를 초래한다. 층(35)의 두께는 SiO2층(31), Si3N4층(32), 및 SiO2층(33)의 합두께보다 작다.
제2실시예에 따른 상술한 반도체 장치는 다음 공정순서에 의해 제조한다.
먼저, 제6(a)도에 도시한 바와 같은 실리콘 서브구조물(100)을 제1실시예와 동일한 방법으로 형성한다.
다음, 15의 두께를 갖는 SiO2층(31)을 에피탁시얼층상에 열산화 혹은 CVD 법에 의해 전체 노출표면을 덮도록 형성한다. 바람직하게, 층은 10 내지 50의 두께를 갖는다.
15의 두께를 갖는 Si3N4층(32)을 LPCVD 법에 의해 SiO2층(31) 상에 형성한다. 바람직하게, 층(32)은 10 내지 50의 두께를 갖는다.
SiO2및 Si3N4층(31,32) 두께의 합은 후속단계에서 형성한 비도우프 SiGe 층(35)의 두께와 대략 동일하다.
120의 두께를 갖는 SiGe 층(33)을 CVD 법에 의해 Si3N4층(32) 상에 형성한다. 바람직하게, 층(33)은 70 내지 150의 두께를 갖는다. 이 단계에서의 상태를 제6(b)도에 도시한다.
후속적으로, 제1실시예와 동일한 방식으로 폴리실리콘 베이스콘택(7)과 폴리실리콘 콜렉터 콘택(8)을 SiO2층(33) 상에 형성한다. Si3N4층(25)을 콘택(7,8)과 노출된 SiO2층(33)을 덮도록 형성한다. 창(103)을 포토리소프래피와 건식에칭법에 의해 베이스 콘택(7)에 형성한다. 이 단계에서의 상태를 제6(c)도에 도시한다.
또한 제1실시예와 동일한 방식으로, Si3N4층(9)을 콘택(7,8)과 노출된 SiO2층(33)을 덮도록 형성한다. 그런 다음 층(9)을 에치백하여 아래의 층(33)을 창(103)의 저부에서 노출시킨다. 총(9)은 창(102)내에서 베이스 콘택영역(7)의 측면을 덮는다.
이 단계에서의 상태를 제6(d)도에 도시한다.
후속적으로, HF 함유 에칭용액을 사용하여 SiO2층(33)을 창(103)을 통해 습식 에칭법에 의해 선택적으로 에칭하여 제6(e)도에 도시한 바와 같이 층(33)에 창(301)을 형성한다. 아래의 Si3N4층(32)을 창(301)을 통해 노출시킨다.
이 습식에칭 공정동안, SiO2층(33)을 수직적 및 수평적으로 에칭하여 p+형 폴리실리콘 베이스 콘택영역(7)의 오버행 부분을 제6(e)도에 도시한 바와 같이 형성한다.
SiO2층(33)의 오버행 부분의 길이 L이 층(33)의 두께 T 이상일 필요는 없다. 길이 T는 바람직하게 100 내지 250범위이다. 여기서, T=250및 L=200이다.
이 습식에칭 공정동안, 아래의 Si3N4층(32,9)은 에칭작용에 의해 거의 영향받지 않으므로, 그들의 형상은 거의 변함없이 유지된다. 다음, 제1실시예와 동일한 방식으로, 비도우프 폴리실리콘층(10)을 LPCVD 법에 의해 성장시킨다. LPCVD 법 대신, 기체원 MBE 혹은 UHV-CVD 법이 사용될 수도 있다. 이 성장공정동안, 비도우프 폴리실리콘층을 이것이 Si3N4층(32)과 접촉될때까지 창(301) 내에서의 베이스 콘택영역(7)의 오버행 부분의 하부면상에서 하방으로 선택적으로 성장시킨다. 따라서, 링형 평면형상을 갖는 비도우프 폴리실리콘층(34)이 제6(f)도에 도시한 바와 같이 오버행 부분을 따라 성장된다.
그런 다음, p+형 폴리실리콘 베이스 콘택(7)에 포함된 불순물(즉, 붕소원)을 비도우프 폴리실리콘층(34)으로 확산시키기 위해 열처리 공정을 행한다. 결과로서, 폴리실리콘층(34)의 도전형은 p+형으로 변경된다. 이 단계에서의 상태를 제6(f)도에 도시한다.
이 열처리 공정은, 예를 들어, 900의 온도에서 30분 동안 수행된다. 또한, Si3N4층(32)을 노출된 영역에서 선택적으로 제거하기 위해 제6(f)도의 상태에 있는 전체 서브구조물(100)을 가열된 인산에 담근다. 결과로서, 층(32)의 노출영역을 에칭하여 제6(g)도에 도시한 바와 같이 창(302)을 형성한다.
이 습식 에칭공정동안, Si3N4층(9)도 에칭되어 두께감소를 초래한다. 그러나, 이것은 층(9)이 이전형성 공정동안 여분의 두께를 갖도록 형성된 경우 어떠한 문제도 야기하지 않는다. 두께감소는 제6(g)도에서 무시된다.
후속적으로, HF 함유 에칭용액을 사용하여 SiO2층(31)을 창(301,302)을 통해 습식에칭 공정에 의해 선택적으로 에칭하여 제6(h)도에 도시한 바와 같이 층(31)에 창(303)을 형성한다. 아래의 콜렉터 영역(3)은 창(303)을 통해 노출된다.
이 습식 에칭공정 동안, SiO2층(31)의 제거면적 혹은 양은 가능한한 거의 없도록 설정되는 것이 바람직하다. 그 이유는 콜렉터-베이스 용량이 층(31)의 에칭면적에 비례하여 변하여 저용량값을 초래하기 때문이다.
다음, 비도우프 단결정 SiGe 층(35)을 창(303,302) 내의 노출된 콜렉터 영역(3) 상에 선택에피탁시얼성장법에 의해 제6(i)도에 도시한 바와 같이 상방으로 성장시킨다. 성장 조건은 예를 들어 성장온도가 605이고, Si2H6가 소오스 기체로서 3sccm의 유동율로 공급되고, GeH4가 UHV분위기에서 도우펀트기체로서 2sccm의 유동율로 공급되는 것이다.
여기서, SiGe 층(35)의 Ge 농도는 대략 10이다. 성장공정은 층(35)이 Si3N4층(32)과 접촉될때까지 계속된다. 이 공정동안 약간의 패서트가 발생된다 하더라도, Si3N4층(32)과 SiGe 층(35)과의 콘택 때문에 어떠한 문제도 실제적으로 회피된다.
SiGe 층(35)의 두께는 SiO2층(31)과 Si3N4층(32)의 합 두께와 대략 동일한 것이 바람직하다. 여기서, 층(35)은 대략 25의 두께를 갖는다.
임의의 결정 결함을 피하면서 SiGe 층(35)의 두께가 증가될 수 있음은 물론이다.
SiGe 층(35)의 성장과 동시적으로, 비도우프 다결정 SiGe 층(36)을 제6(i)도에 도시한 바와 같이 p+형 폴리실리콘층(34)dml 내측면상에 수평적으로 성장시킨다.
그런다음 p형 폴리실리콘층(34)에 포함된 불순물(즉, 붕소원자)을 비도우프 SiGe 층(36)으로 확산시키기 위해 열처리 공정을 행한다. 결과로서, 비도우프 다결정 SiGe 층(36)의 도전형은 p+형으로 변경된다. 비도우프 단결정 SiGe 층(35)은 이 열처리 공정동안 붕소원자로 도우프되지 않는다. 이 단계에서의 상태를 제6(i)도에 도시한다.
이 열처리 공정은, 예를 들어, 900의 온도에서 30분동안 수행된다.
다음, 창(301,302) 내의 비도우프 단결정 SiGe 층(35) 상에 선택 에피탁시얼 성장법에 의해 진성 베이스 영역(37)을 형성한다. 제7도에 도시한 바와 같이, 진성 베이스 영역(37)은 하층(37a) 및 상층(37b)을 포함하는 2층 구조를 갖는다. 하층(37a)은 p+형 단결정 SiGe로 이루어지고, 상층(37b)은 p형 단결정 실리콘(Si)으로 이루어진다. SiGe 하층(37a)은 두께에 대해 경사 불순물 프로파일을 갖는다.
예를 들어, SiGe 하층(37a)은 40의 두께를 갖는다. Si 상층(37b)은 30의 두께를 갖는다. 층(37a)은 층(37a)의 두께수준의 함수로서 저부에서의 10로부터 상부에서의 0로 선형적으로 감소하는 Ge의 도우핑 농도를 갖는다. 2개의 층(37a,37b)은 51018원자/인 동일한 붕소 도우핑 농도를 갖는다.
진성 베이스영역(37)의 성장공정 동안, 제6(j)도 및 제7도에 도시한 바와 같이, 창(301) 내의 SiGe 층(36) 상에 p형 다결정 SiGe 층(38)을 수평적으로 성장시킨다. SiGe 층(38)은 진성베이스 영역(37)용 도우펀트에 대응하는 도우펀트로서 게르마늄(Ge)과 붕소(B)을 포함한다.
영역(37)을 위한 성장조건은, 예를 들어, 성장온도가 605이고, Si2H6가 소오스 기체로서 3sccm의 유동율로 공급되며, GeH4및 B3H6가 UHV 분위기에서 도우펀트 기체로서 2sccm의 유동율로 공급되는 것이다.
이 단계를 후속하여, Si3N4층(9) 상에 LPCVD 법에 의해 SiO2층(14)을 성장한 다음, 층(14)을 비등방성 에칭법에 의해 선택적으로 제거하여 제6(k)도 및 제8도에 도시한 바와 같이 SiO2측벽(14)을 형성한다. 측벽(14)의 저면은 진성베이스 영역(37)과 접촉된다. 측벽(14)의 외측면은 SiGe 층(38)과 접촉된다. 진성베이스 영역(37)은 링형상 측벽(14)내에 노출된다.
또한, 측벽(14)의 개구내의 노출된 진성 베이스 영역(37) 상에 n형 단결정 실리콘 에미터 영역(39)을 성장시킨다.
Si3N4층(9) 상에 LPCVD 법에 의해 비도우프 폴리실리콘층을 측벽(14)과 접촉되도록 형성한다. 이 폴리실리콘층은 에미터 영역(39)과 접촉된다. 그런 다음 이온 주입공정에 의해 폴리실리콘층을 비소원자로 도우프하여 그의 저항율을 감소시킨다. 이온 주입공정은 바람직하게 11016원자/의 주입량에서 70keV의 가속에너지로 수행한다.
비소원자는 비도우프 폴리실리콘층에 그 형성공정과 동시에 도우프될 수도 있다.
그런 다음 비소 도우프 폴리실리콘층을 포토리소그래피와 건식에칭 공정에 의해 패터닝하여 제6(l)도에 도시한 바와같은 에미터 콘택(15)을 형성한다. 에미터 콘택(15)은 SiO2측벽(14)에 의해 SiGe 층(16,18)으로부터 전기적으로 절연된다. 콘택(15)의 저부는 노출된 진성 베이스 영역(37)과 접촉된다.
또한, 제1실시예와 동일한 방식으로 에미터, 베이스 및 콜렉터 전극(18a,18b,18c)을 형성한다.
상술한 공정을 통해, 제5도에 도시한 제2실시에에 따른 반도체 장치가 제조된다.
제5도의 제2실시에에 따른 반도체 장치에서, p형 다결정 SiGe 층(38)과 SiGe 층(36)은 진성베이스 영역(39)과 베이스 콘택영역(7) 사이에 위치한다. 즉, 진성베이스 영역(39)과 베이스 콘택영역(7)은 p형 다결정 SiGe 층(38,36)의 조합을 통해 서로 전기적으로 접속된다.
층(38,36)은 p형 다결정 SiGe로 이루어지고 붕소원자의 도우핑 농도는 층(38,36)이 단결정 실리콘으로 만들어지는 경우보다 전기 저항이 낮도록 결정된다.
결과로서, 제1실시예와 동일한 이점 혹은 효과를 얻을 수 있다.
제2실시에에 따른 반도체 장치는 필요한 제조공정 단계의 수가 제1실시예의 수보다 적다는 다른 이점을 갖는다.
제2실시에에 따른 반도체 장치는 진성베이스 영역과 두께가 동일한 경우에도 기생용량이 제1실시예와 비교하여 감소될 수 있다는 또 다른 이점을 갖는다. 그 이유는 폴리실리콘 베이스콘택과 진성베이스 영역간의 거리가 제1실시예의 것보다 길게 설정될 수 있기 때문이다.
[제3실시예]
제10도는 본 발명의 제3실시예에 따른 반도체 장치를 도시한다.
제3실시예는 에미터 영역(39A)이 에미터 콘택(15)에 포함된 도우펀트의 진성베이스 영역(37)으로의 확산에 의해 형성된다는 점을 제외하고 제2실시예와 동일한 구조 및 방법을 갖는다. 그러므로, 여기서는 설명의 간략화를 위해 대응 구성요소에 동일한 도면부호를 병기하므로서 더 상세한 설명을 하지 않는다.
본 발명의 바람직한 형태를 설명하였지만, 본 발명의 정신을 벗어남이 없이 변형이 당업자에게 자명함은 물론이다. 그러므로, 본 발명의 범위는 다음 특허청구의 범위에 의해서만 결정된다.
본 발명에 의하면, 바이폴라 트랜지스터의 베이스저항이 감소될 수 있는 반도체장치 및 그 장치의 제조방법이 제공되고, 또한 바이폴라 트랜지스터가 고속으로 동작하게 하는 반도체 장치 및 그 장치의 제조방법이 제공된다.

Claims (17)

  1. (a) 측부에 제1도전형의 제1반도체 활성영역을 갖는 반도체 서브구조물로서, 상기 제1활성영역은 상기 서브구조물의 주면으로부터 노출된 서브구조물, (b) 상기 서브구조물의 상기 주면상에 형성되어 상기 제1활성영역을 덮는 제1절연층으로서, 상기 제1절연층은 상기 제1활성영역을 노출시키는 제1관통창을 갖는 제1절연층, (c) 상기 제1도전형과 극성이 반대인 제2도전형의 반도체 콘택영역으로서, 상기 콘택영역은 상기 제1절연층상에 형성되고, 상기 콘택영역은 상기 제1창의 크기보다 작은 크기의 제2창을 가지며, 상기 콘택영역은 상기 제1창을 오버행하는 오버행 부분을 갖고 상기 제2창은 상기 오버행 부분의 내부 단부에 의해 상기 제1창과 전체적으로 중첩되도록 정의되며, 상기 콘택영역은 다결정 반도체로 이루어지는 반도체 콘택영역, (d) 상기 제1창과 접촉하도록 상기 제1활성영역상에 형성된 상기 제2도전형의 반도체 활성영역, (e) 상기 제2활성영역을 에워싸도록 상기 1개구에 형성된 상기 제2도전형의 반도체 접속영역으로서, 상기 접속영역은 상기 콘택영역의 상기 오버행 부분과 상기 제2활성영역과 접촉하여 상기 제2활성영역을 상기 콘택영역과 전기적으로 상호 접속시키며, 상기 접속영역은 다결정 반도체로 이루어지는 반도체 접속영역으로 이루어지는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 접속영역은 상기 제1활성영역과 접촉하고, 상기 제1 및 제2활성영역의 콘택영역은 상기 제1항의 영역보다 좁은 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 반도체 접속영역은 제1, 제2, 제3 및 제4 다결정 반도체 층을 포함하고, 상기 제1다결정 반도체층은 상기 제1활성영역과 접촉하며, 상기 제4다결정 반도체층은 상기 콘택영역과 접촉하고, 상기 제2 및 제3 다결정 반도체층은 각각 상기 제1 및 제4 다결정 반도체층과 접촉하는 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서, 상기 제1, 제2, 제3, 및 제4 다결정 반도체층은 상기 서브구조물의 상기 주면에 수직인 방향으로 배치되는 것을 특징으로 하는 반도체 장치.
  5. 제4항에 있어서, 상기 제1, 제2, 제3 및 제4 다결정 반도체층은 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 접속영역과 상기 제1활성영역사이에 제2절연층을 또한 구비하고, 상기 접속영역은 상기 제2절연층과 접촉하며 상기 제1활성영역과 접촉하지 않는 것을 특징으로 하는 반도체 장치.
  7. 제6항에 있어서, 상기 반도체 접속영역은 제1, 제2, 및 제3 다결정 반도체층을 포함하고, 상기 제1다결정 반도체층은 상기 제2활성영역과 접촉하고, 상기 제3다결정 반도체층은 상기 콘택영역과 접촉하며, 상기 제2다결정 반도체층은 상기 제1 및 제2 다결정 반도체층과 접촉하는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 제1, 제2, 및 제3 다결정 반도체층은 상기 서브구조물의 상기 주면에 평행한 방향으로 배치되는 것을 특징으로 하는 반도체 장치.
  9. 제8항에 있어서, 상기 제1 및 제2 다결정 반도체층은 SiGe로 이루어지고, 상기 제3다결정 반도체층은 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치.
  10. (a) 측부에 제1도전형의 제1반도체 활성영역을 갖는 반도체 서브구조물로서, 상기 제1활성영역은 상기 서브구조물의 주면으로부터 노출되는 서브구조물을 준비하는 단계, (b) 상기 서브구조물의 상기 주면상에 형성되어 상기 제1활성영역을 덮는 제1절연 영역으로서, 상기 제1절연영역은 상기 제1활성영역을 노출시키는 제1관통창을 갖는 제1절연층을 형성하는 단계, (c) 상기 제1절연 영역상에 상기 제1도전형과 극성이 반대인 제2도전형의 반도체 콘택영역으로서, 상기 콘택영역은 상기 제1창의 크기보다 작은 크기의 제2창을 가지며, 상기 콘택영역은 상기 제1창을 오버행하는 오버행 부분을 갖고, 상기 제2창은 상기 오버행 부분의 내부 단부에 의해 상기 제1창과 전체적으로 중첩되도록 정의되며, 상기 콘택영역은 다결정 반도체로 이루어지는 반도체 콘택영역을 형성하는 단계, (d) 상기 제1창과 접촉하도록 상기 제1활성영역상에 형성된 상기 제2도전형의 제2반도체 활성영역을 형성하는 단계, (e) 상기 제2활성영역을 에워싸도록 상기 제1창에 형성된 상기 제2도전형의 반도체 접속영역으로서, 상기 접속영역은 상기 콘택영역의 상기 오버행 부분과 상기 제2활성영역과 접촉하여 상기 제2활성영역을 상기 콘택영역과 전기적으로 상호 접속시키며, 상기 접속영역은 다결정 반도체로 이루어지는 반도체 접속영역을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 장치 제조방법.
  11. 제10항에 있어서, 상기 반도체 접속영역은 제1, 제2, 제3, 및 제4 다결정 반도체층을 포함하고, 상기 단계 (e)는 상기 제1다결정 반도체층을 상기 제1활성영역과 접촉하도록 그리고 상기 제4다결정 반도체층을 상기 접속영역과 접촉하도록 선택적으로 형성하는 단계와, 상기 제2다결정 반도체층을 상기 제1다결정 반도체층과 접촉하도록 그리고 상기 제2다결정 반도체층을 상기 제2다결정 반도체층과 접촉하도록 선택적으로 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
  12. 제11항에 있어서, 상기 제1, 제2, 제3, 및 제4 다결정 반도체 층은 상기 서브구조물의 상기 주면에 수직인 방향으로 배치되도록 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  13. 제12항에 있어서, 상기 제1, 제2, 제3, 및 제4 다결정 반도체층은 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치 제조방법.
  14. 제10항에 있어서, 상기 접속영역과 상기 제1활성영역 사이에 제2절연층을 형성하는 단계를 추가로 포함하고, 상기 제2접속영역은 상기 제2절연층과 접촉하고 상기 제1활성영역과 접촉하지 않는 것을 특징으로 하는 반도체 장치 제조방법.
  15. 제10항에 있어서, 상기 반도체 접속영역은 제1, 제2, 및 제3 다결정 반도체층을 포함하고 상기 단계(e)는 상기 제1다결정 반도체층을 상기 제2활성영역과 접촉하도록 형성하는 단계, 상기 제3다결정 반도체층을 상기 콘택영역과 접촉하도록 형성하는 단계, 상기 제2다결정 반도체층을 상기 제1 및 제2 다결정 반도체층과 접촉하도록 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 제조방법.
  16. 제15항에 있어서, 상기 제1, 제2, 및 제3 다결정 반도체층은 상기 서브구조물의 상기 주면에 평행인 방향으로 배치되어 형성되는 것을 특징으로 하는 반도체 장치 제조방법.
  17. 제15항에 있어서, 상기 제1 및 제2 다결정 반도체층은 SiGe로 이루어지고, 상기 제3다결정 반도체층은 폴리실리콘으로 이루어지는 것을 특징으로 하는 반도체 장치 제조방법.
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