JPH1041315A

JPH1041315A - 半導体装置およびその製造方法

Info

Publication number: JPH1041315A
Application number: JP18898596A
Authority: JP
Inventors: Katsuyuki Kato; 克幸加藤
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-07-18
Filing date: 1996-07-18
Publication date: 1998-02-13

Abstract

(57)【要約】【課題】ベース層をエピタキシャル成長層で形成した
自己整合型バイポーラトランジスタでは、ベース層のベ
ース取り出し部分とコレクタとなるＮ^-型エピタキシャ
ル層との間に寄生容量が発生する。【解決手段】第１導電型の第１半導体層21を設けた基
板11上には第１半導体層21上に第１開口部23を設けた第
１絶縁膜22が形成され、第１絶縁膜22上には第１開口部
23に連通しそれよりも大きな第２開口部25を設けた第２
絶縁膜24が形成され、その上には第２開口部25側へ張り
出す第２導電型の第２半導体層26が形成され、第１開口
部23内の第１半導体層21上には第２導電型の第３半導体
層33が形成され、第３半導体層33の端部と第２開口部25
に張り出した第２半導体層26とに接続する第２導電型の
第４半導体層34が形成されているものである。また、第
１絶縁膜22と第４半導体層34との間の一部分に空間35を
設けてもよい。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関するものである。

【０００２】

【従来の技術】超高速バイポーラトランジスタの高速化
には、ベース幅の縮小が不可欠である。ベース幅を縮小
するためには浅い接合を形成する必要があり、その方法
として、不純物拡散、低エネルギーイオン注入、プリア
モルファス化イオン注入等、各種方法が検討されてい
る。いずれの方法も、不純物層の活性化、残留欠陥の回
復、濃度プロファイルの最適化、スループット等におい
て一長一短があり、トレードオフの関係になっている。

【０００３】特に、バイポーラトランジスタの製造工程
のうちの初期工程に形成される拡散層の不純物はその後
の熱処理によって深く拡散され、目的に応じた浅い接合
を形成することは困難である。そこで、薄いベースを形
成する技術として、従来のイオン注入等を用いて形成さ
れるベース構造に変わるものとしてエピタキシャル法を
用いて形成されたベース層を有する自己整合型バイポー
ラトランジスタが提案されている。エピタキシャル法を
用いることによって、厚さおよび不純物濃度を精度よく
制御することが可能になり、薄いベース層の形成が容易
となる。

【０００４】その一例として、IEDM90,p607-610 に開示
されたもので、ベース層を選択的にエピタキシャル成長
させて形成した構造を有する自己整合型バイポーラトラ
ンジスタを図１０によって説明する。

【０００５】図１０に示すように、上層にＮ⁺型埋め込
み層１０２を形成したＰ^-型シリコン基板１０１上には
Ｎ^-型エピタキシャル層１０３が形成されている。この
Ｎ^-型エピタキシャル層１０３にはフィールド絶縁膜１
０４が形成されている。Ｎ⁺型埋め込み層１０２はＮ^-
型エピタキシャル層１０３に形成されたＮ⁺型コレクタ
電極引き出し層１０５によって基板表面に引き出されて
いる。またＮ^-型エピタキシャル層１０３の表面には絶
縁膜１０６が形成されている。

【０００６】上記絶縁膜１０６上には上層にキャップ絶
縁膜１０８を設けたＰ⁺型ベース電極用多結晶シリコン
層１０７が形成されている。Ｐ⁺型ベース電極用多結晶
シリコン層１０７および絶縁膜１０６にはＮ^-型エピタ
キシャル層１０３に達する開口部１１１が形成されてい
る。この開口部１１１は、絶縁膜１０６に形成される開
口部の方がＰ⁺型ベース電極用多結晶シリコン層１０７
に形成される開口部よりも大きく形成されている。そし
て開口部１１１内のＮ^-型エピタキシャル層１０３上に
は、選択的に成長させたＰ型エピタキシャル薄膜からな
るベース層１１２が形成されている。一方、ベース層１
１２と同時にＰ⁺型ベース電極用多結晶シリコン層１０
７にもＰ型多結晶シリコン層１１３が成長していて、こ
のＰ型多結晶シリコン層１１３とベース層１１２とは接
続されている。

【０００７】上記Ｐ⁺型ベース電極用多結晶シリコン層
１０７の開口部側壁にはサイドウォール絶縁膜１２１が
形成されている。このサイドウォール絶縁膜１２１，１
２２の内側がエミッタ開口部１２３となる。さらにエミ
ッタ開口部１２３内にはＮ⁺型エミッタ電極用多結晶シ
リコン層１２４が形成されている。したがって、Ｐ⁺型
ベース電極用多結晶シリコン層１０７とＮ⁺型エミッタ
電極用多結晶シリコン層１２４とはサイドウォール絶縁
膜１２１，１２２によって電気的に絶縁されている。さ
らにＮ⁺型エミッタ電極用多結晶シリコン層１２４から
の不純物の拡散によりベース層１１２の表面にはＮ⁺型
エミッタ層１２５が形成されている。

【０００８】

【発明が解決しようとする課題】しかしながら、上記図
１０によって説明した従来の自己整合型バイポーラトラ
ンジスタでは、絶縁膜に形成された開口部に対してＰ⁺
型ベース電極用多結晶シリコン層が開口部の内側に迫り
出している。そのため、Ｐ⁺型ベース電極用多結晶シリ
コン層は、その迫り出し部分の底面に成長したＰ型多結
晶シリコン層を介して、Ｎ^-型エピタキシャル層上に選
択的に成長させたＰ型エピタキシャル薄膜からなるベー
ス層に接続される。一方、開口部側壁に形成したサイド
ウォール絶縁膜の内側で決まるエミッタ開口部によっ
て、Ｎ⁺型エミッタ層が決定されるため、真性ベースも
エミッタ開口部で決まる。そのため、開口部の内側に迫
り出した部分がベース取り出し部分となるので、ベース
取り出し部分とＮ^-型エピタキシャル層との間に寄生容
量が発生することになる。

【０００９】上記従来の技術で説明したようなベース層
を選択的にエピタキシャル成長させて形成した構造を有
する自己整合型バイポーラトランジスタは、この寄生容
量を低減することは困難であった。また、上記サイドウ
ォール絶縁膜の厚さを安定して形成することが困難であ
るため、エミッタ・ベース電極間がショートする可能性
が大きい。その結果、トランジスタ製造における歩留り
の低下を招いていた。

【００１０】

【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置およびその製造方法で
ある。

【００１１】半導体装置は、以下のような構成を成すこ
とにより上記課題の解決を図る。すなわち、基板の上層
には第１導電型の第１半導体層が形成されている。この
基板上には第１絶縁膜が形成され、第１半導体層上の第
１絶縁膜には第１開口部が形成されている。また第１絶
縁膜上には第１開口部よりも大きく開口する第２開口部
を第１開口部の上方に設けた第２絶縁膜が形成されてい
る。この第２絶縁膜上には第２開口部側へ張り出す状態
に第２導電型の第２半導体層が形成されている。そして
第１開口部内の第１半導体層上には第２導電型の第３半
導体層が形成されている。さらに第３半導体層の端部と
第２開口部に張り出した第２半導体層とに接続する第２
導電型の第４半導体層が形成されているものである。ま
た第１絶縁膜と第４半導体層との間の一部分に空間を設
けたものである。

【００１２】上記半導体装置では、例えば、第１半導体
層をコレクタ、第２半導体層をベース電極、第３半導体
層をベース層、第４半導体層をベース取り出し部とする
と、ベース取り出し部となる第４半導体層の下部に第１
絶縁膜が形成されていることから、ベース・コレクタ間
に発生する寄生容量が低減される。また第１絶縁膜と第
４半導体層との間に空間を有しているものでは、ベース
・コレクタ間に発生する寄生容量はさらに低減される。

【００１３】第１の製造方法は、以下のような工程を備
えている。すなわち、第１工程で、第１導電型の第１半
導体層を表面に設けた基板上に第１絶縁膜を形成した
後、第１半導体層に通じる第１開口部を第１絶縁膜に形
成する。次いで第２工程で、第１開口部内とともに第１
絶縁膜上に第２絶縁膜を形成し、次いで第２絶縁膜上に
第２導電型の第２半導体層を形成した後、第２半導体層
を覆う状態に第３絶縁膜を形成する。続いて第３工程
で、第３絶縁膜から第２半導体層にかけて第１開口部の
上方に開口部を形成する。次に第４工程で、開口部の側
壁にサイドウォール絶縁膜を形成する。その後第５工程
で、開口部の底部に露出している第２絶縁膜を選択的に
除去して第１開口部の底部の第１半導体層を露出させる
とともに、第２絶縁膜を選択的に側方に除去して第２半
導体層の底部が露出する状態に第２開口部を形成する。
そして第６工程で、第１開口部の底面に露出している第
１半導体層上に第２導電型の第３半導体層を形成すると
ともに、第２開口部に露出している第２半導体層に第４
半導体層を形成して、第３半導体層の端部にこの第４半
導体層を接続する。

【００１４】第１の製造方法では、第１開口部を含む第
１絶縁膜上に第２絶縁膜を形成し、その後第１開口部の
上方に形成した開口部からその底部に露出している第２
絶縁膜を選択的に除去して第１開口部の底部の第１半導
体層を露出させる。それとともに、第２絶縁膜を選択的
に側方に除去することから、第２開口部内に第２半導体
層の底部が露出され、露出された第２半導体層の下方に
は第１絶縁膜が存在することになる。そして第１開口部
の底面に露出している第１半導体層上に第３半導体層を
形成する。それとともに、第２開口部に露出している第
２半導体層に第４半導体層を形成して、第３半導体層の
端部に第４半導体層を接続することから、第４半導体層
は第１絶縁膜上に形成されることになる。したがって、
第１半導体層をコレクタ、第２半導体層をベース電極、
第３半導体層をベース層、第４半導体層をベース取り出
し部とすると、ベース取り出し部となる第４半導体層は
第１絶縁膜上に形成されることから、ベース・コレクタ
間に発生する寄生容量が低減される。

【００１５】第２の製造方法は、以下のような工程を備
えている。すなわち、第１工程で、第１導電型の第１半
導体層を表面に設けた基板上に第１絶縁膜を形成し、次
いで第１絶縁膜上に第２絶縁膜および第２導電型の第２
半導体層を順に形成した後、第２半導体層を覆う状態に
第３絶縁膜を形成する。次いで第２工程で、第３絶縁膜
から第１絶縁膜にかけて第１半導体層に通じる第１開口
部を形成するとともに、第１開口部の側壁に露出する第
２絶縁膜を選択的に第１開口部の側方に除去して第２半
導体層の底部が露出する状態に第２開口部を形成する。
その後第３工程で、第１開口部の底面に露出している第
１半導体層上に第２導電型の第３半導体層を形成すると
ともに、第２半導体層の露出している部分に第４半導体
層を形成して、第３半導体層の端部と第４半導体層とを
接続する。

【００１６】第２の製造方法では、第３絶縁膜から第１
絶縁膜にかけて第１開口部を形成し、その後第１開口部
の側壁に露出する第２絶縁膜を選択的に第１開口部の側
方に除去することから、第２半導体層の底部は露出さ
れ、露出された第２半導体層の下方には第１絶縁膜が存
在することになる。そして第１開口部の底面に露出して
いる第１半導体層上に第３半導体層を形成するととも
に、第２半導体層の露出している部分に第４半導体層を
形成することから、第３半導体層の端部に第４半導体層
が接続されることになり、第４半導体層は第１絶縁膜上
に形成されることになる。したがって、第１半導体層を
コレクタ、第２半導体層をベース電極、第３半導体層を
ベース層、第４半導体層をベース取り出し部とすると、
ベース取り出し部となる第４半導体層は第１絶縁膜上に
形成されることから、ベース・コレクタ間に発生する寄
生容量が低減される。さらに、第１の製造方法と比較す
るとサイドウォール絶縁膜を形成していないため、製造
工程が簡略化される。さらに第２半導体層の側部にも第
４半導体層が形成されるため、第４半導体層と第３半導
体層との接続面積が広くなるので接続が確実になる。

【００１７】

【発明の実施の形態】本発明に係わる半導体装置の一例
として第１実施形態を図１の概略構成断面図によって説
明する。図１では半導体装置１の一例として縦型のＮＰ
Ｎバイポーラトランジスタを示す。なお、以下の説明で
は第１導電型をＮ型とし第２導電型をＰ型として説明す
る。

【００１８】図１に示すように、半導体装置１は以下の
構成を成す。Ｐ^-型のシリコン基板１１が用いられ、こ
のシリコン基板１１の上層にはＮ⁺型の埋め込み層１２
が形成されている。さらにシリコン基板１１上にはＮ^-
型のエピタキシャル層１３が、例えば５×１０¹⁵個／ｃ
ｍ³〜１×１０¹⁶個／ｃｍ³程度の濃度で、１．０μｍ
〜１．８μｍ程度の厚さに形成されている。また上記エ
ピタキシャル層１３の下層には上記埋め込み層１２の一
部が拡散されている。さらに上記エピタキシャル層１３
には素子分離のためのフィールド絶縁膜１４、上記埋め
込み層１２に接続するＮ⁺型のコレクタ電極引き出し層
１５、フィールド絶縁膜１４の下部からシリコン基板１
１に達する素子分離のためのＰ⁺型素子分離層１６が形
成されている。このように基板１０が構成され、埋め込
み層１２とその上部のエピタキシャル層１３とによって
コレクタとなる第１半導体層２１が構成されている。

【００１９】上記エピタキシャル層１３上には第１絶縁
膜２２が、例えば５０ｎｍ〜１５０ｎｍ程度の厚さの窒
化シリコン膜で形成されている。この第１絶縁膜２２に
は、第１開口部２３が形成されている。上記第１絶縁膜
２２上には、第２絶縁膜２４が、例えば５０ｎｍ〜１５
０ｎｍ程度の厚さの酸化シリコン膜で形成されている。
この第２絶縁膜２４は窒化シリコン膜のような上記第１
絶縁膜２２に対して選択的にエッチングできる絶縁性材
料であればいかなる材質のものであってもよい。さらに
上記第１開口部２３上の第２絶縁膜２４には、第１開口
部２３よりも大きく開口する第２開口部２５が形成され
ている。この第２開口部２５は、例えば第１開口部２３
よりも０．１μｍ〜０．３μｍ程大きな径で形成され
る。

【００２０】上記第２絶縁膜２４上には上記第２開口部
２５側に張り出した状態に所定のパターニングを施した
Ｐ⁺型の第２半導体層２６が形成されている。この第２
半導体層２６は、ベース引き出し電極となり、例えば１
００ｎｍ〜１５０ｎｍ程度の厚さのＰ⁺型多結晶シリコ
ン層からなる。上記第２半導体層２６を覆う状態に第３
絶縁膜２７が形成されている。この第３絶縁膜２７は、
例えば２００ｎｍ〜４００ｎｍ程度の厚さの酸化シリコ
ン膜２８とその上に形成されている、例えば２００ｎｍ
〜４００ｎｍ程度の厚さの窒化シリコン膜２９とからな
っている。すなわち、この第３絶縁膜２７の表面は窒化
シリコン膜２９のような上記第２絶縁膜２４が選択的に
エッチングされる絶縁性材料であればいかなる材質のも
のであってもよい。

【００２１】そして上記第１開口部２３上の上記第３絶
縁膜２７および第２半導体層２６には開口部３１が形成
されている。上記開口部３１の側壁にはサイドウォール
絶縁膜３２が、例えば窒化シリコン膜で形成されてい
る。このサイドウォール絶縁膜３２は窒化シリコン膜の
ような上記第２絶縁膜２４が選択的にエッチングされる
絶縁性材料であればいかなる材質のものであってもよ
い。

【００２２】上記第１開口部２３の底部の上記エピタキ
シャル層１３上は、真性ベースとなる第３半導体層３３
が、例えば２０ｎｍ〜８０ｎｍの厚さのＰ型のシリコン
エピタキシャル薄膜で形成されている。この第３半導体
層３３はシリコンエピタキシャル薄膜のかわりにＰ型の
シリコンゲルマニウム（ＳｉＧｅ）混晶膜で形成するこ
とも可能である。このＰ型のシリコンゲルマニウム混晶
には、例えば、Ｐ型不純物であるホウ素を５×１０¹⁸個
／ｃｍ³〜５×１０¹⁹個／ｃｍ³程度含み、シリコンゲ
ルマニウムの混晶組成比でゲルマニウム（Ｇｅ）を５at
omic％〜２０atomic％含むものを用いる。

【００２３】一方、第２開口部２５内の第２半導体層２
６の底部には、ベース取り出し部となる第４半導体層３
４が、例えばＰ型多結晶シリコン層で形成されている。
この第４半導体層３４は上記第３半導体層３３の端部に
接続されている。

【００２４】また図示したように、上記第４半導体層３
４と第１絶縁膜２２との間に空間３５を設けることも可
能である。

【００２５】さらに上記サイドウォール絶縁膜３２の内
側には別のサイドウォール絶縁膜４１が形成されてい
る。そして上記サイドウォール絶縁膜４１の内側にはＮ
⁺型のエミッタ電極層４２が、例えば１００ｎｍ〜１５
０ｎｍ程度の厚さのＮ型不純物が添加された多結晶シリ
コン層で形成されている。さらに上記エミッタ電極層４
２からのＮ型不純物拡散により上記ベース層となる第３
半導体層３３の上層にはＮ⁺型のエミッタ領域（図示省
略）が形成されている。

【００２６】また第３絶縁膜２７には第２半導体層２６
に通じるコンタクトホール５１が形成され、さらに第３
〜第１絶縁膜２７〜２２にはコレクタ取り出し層１５に
通じるコンタクトホール５２が形成されている。そし
て、上記コンタクトホール５１，５２内および上記エミ
ッタ電極層４２上には、ベース電極５３，コレクタ電極
５４およびエミッタ電極５５が形成されている。

【００２７】上記半導体装置１では、第１半導体層２１
がコレクタ、第２半導体層２６がベース引き出し電極、
第３半導体層３３がベース、第４半導体層３４がベース
取り出し部となり、第１半導体層２１と第４半導体層３
４との間には第１絶縁膜２２が形成されていることか
ら、ベース・コレクタ間に発生する寄生容量が低減され
る。また図１によって説明したように、第１絶縁膜２２
と第４半導体層３４との間に空間３５を有しているもの
では、ベース・コレクタ間に発生する寄生容量はさらに
低減される。このように、ベース・コレクタ間に発生す
る寄生容量が低減されることにより、バイポーラトラン
ジスタの高速化が実現される。

【００２８】次に本発明に係わる半導体装置の第２実施
形態を、図２の概略構成断面図によって説明する。図２
に示す半導体装置２は、第１実施形態で説明したのと同
様の縦型のＮＰＮバイポーラトランジスタである。な
お、以下の説明では第１導電型をＮ型とし第２導電型を
Ｐ型として説明する。

【００２９】図２に示すように、Ｐ^-型のシリコン基板
１１の上層にＮ⁺型の埋め込み層１２が形成され、この
シリコン基板１１上にはＮ^-型のエピタキシャル層１３
が形成されている。またエピタキシャル層１３にはフィ
ールド絶縁膜１４、上記埋め込み層１２に接続するＮ⁺
型のコレクタ電極引き出し層１５、フィールド絶縁膜１
４の下部からシリコン基板１１に達するＰ⁺型素子分離
層１６が形成されている。このように基板１０が構成さ
れ、埋め込み層１２とその上部のエピタキシャル層１３
とによってコレクタとなる第１半導体層２１が構成され
ている。

【００３０】上記エピタキシャル層１３上には第１絶縁
膜２２が形成され、第１半導体層２１上の第１絶縁膜２
２には第１開口部２３が形成されている。さらに第１絶
縁膜２２上には第２絶縁膜２４が形成され、第１開口部
２３上の第２絶縁膜２４には第２開口部２５が、例えば
第１開口部２３よりも０．１μｍ〜０．３μｍ程大きな
径で形成されている。上記第２絶縁膜２４上にはベース
引き出し電極となるＰ⁺型の第２半導体層２６が第２開
口部２５側に張り出した状態に形成されている。そして
上記第２半導体層２６を覆う状態に窒化シリコン膜から
なる第３絶縁膜２７が形成されている。また上記第１開
口部２３上の第３絶縁膜２７と第２半導体層２６とには
開口部３１が形成されている。

【００３１】上記第１開口部２３の底部のエピタキシャ
ル層１３上は、真性ベースとなる第３半導体層３３が形
成されている。この第３半導体層３３はシリコンエピタ
キシャル薄膜のかわりにＰ型のシリコンゲルマニウム
（ＳｉＧｅ）混晶膜で形成することも可能である。一
方、第２開口部２５内の第２半導体層２６の底部および
この第２半導体層２６の側部には、ベース取り出し部と
なる第４半導体層３４が、例えばＰ型多結晶シリコン層
で形成されている。この第４半導体層３４は上記第３半
導体層３３の端部に接続されている。また図示したよう
に、上記第４半導体層３４と第１絶縁膜２２との間に空
間３５を設けることも可能である。

【００３２】さらに開口部３１および第２開口部２５の
各側壁にはサイドウォール絶縁膜４１が形成されてい
る。そして上記サイドウォール絶縁膜４１の内側にはＮ
⁺型のエミッタ電極層４２が形成され、さらにエミッタ
電極層４２からのＮ型不純物拡散により上記第３半導体
層３３の上層にはＮ⁺型のエミッタ領域（図示省略）が
形成されている。また第３絶縁膜２７には第２半導体層
２６に通じるコンタクトホール５１が形成され、さらに
第３〜第１絶縁膜２７〜２２にはコレクタ取り出し層１
５に通じるコンタクトホール５２が形成されている。そ
して、上記コンタクトホール５１，５２内および上記エ
ミッタ電極層４２上には、ベース電極５３，コレクタ電
極５４およびエミッタ電極５５が形成されている。

【００３３】上記半導体装置２では、前記第１実施形態
の半導体装置１と同様にベース・コレクタ間に発生する
寄生容量が低減される。また第１絶縁膜２２と第４半導
体層３４との間に空間３５を有しているものでは、ベー
ス・コレクタ間に発生する寄生容量はさらに低減され
る。

【００３４】次に本発明の第１の製造方法に係わる第１
実施形態の一例を、図３〜図５の各製造工程図によって
説明する。この製造方法は、前記図１によって説明した
半導体装置の製造方法になる。そこで、前記図１によっ
て説明したのと同様に構成部品には同一の符号を付す。
なお、以下の説明では第１導電型をＮ型とし第２導電型
をＰ型として説明する。

【００３５】図３の（１）に示すように、Ｐ^-型のシリ
コン基板１１（例えば抵抗率≒１Ω・ｃｍ）が用いら
れ、このシリコン基板１１の上層にはアンチモン（Ｓ
ｂ）を固相拡散して形成したＮ⁺型の埋め込み層１２が
設けられている。さらにシリコン基板１１上にはＮ^-型
のエピタキシャル層１３が、例えば５×１０¹⁵個／ｃｍ
³〜１×１０¹⁶個／ｃｍ³程度の濃度で、１．０μｍ〜
１．８μｍ程度の厚さに形成されている。また上記エピ
タキシャル層１３の下層には上記埋め込み層１２の一部
が拡散されている。さらに上記エピタキシャル層１３に
は素子分離のためのフィールド絶縁膜１４、上記埋め込
み層１２に接続するＮ⁺型のコレクタ電極引き出し層１
５、フィールド絶縁膜１４の下部からシリコン基板１１
に達する素子分離のためのＰ⁺型素子分離層１６が形成
されている。このように基板１０が構成され、埋め込み
層１２とその上部のエピタキシャル層１３とによってコ
レクタとなる第１半導体層２１が構成されている。

【００３６】次いで第１工程を行う。この工程では、化
学的気相成長（以下ＣＶＤという）法のような成膜技術
によって、上記基板１１上に第１絶縁膜２２を、例えば
５０ｎｍ〜１５０ｎｍの厚さの窒化シリコン膜で形成す
る。続いてリソグラフィー技術およびエッチングによっ
て、上記半導体層２１上の第１絶縁膜２２に、ベース層
が形成される領域となる第１開口部２３を形成する。そ
の後、このリソグラフィー技術で形成したレジストマス
ク（図示省略）を除去する。

【００３７】さらに第２工程を行う。この工程では、Ｃ
ＶＤ法のような成膜技術によって、第１開口部２３内お
よび第１絶縁膜２２上に第２絶縁膜２４を、例えば５０
ｎｍ〜１５０ｎｍの厚さの酸化シリコン膜で形成する。
この第２絶縁膜２４は酸化シリコン膜のように上記第１
絶縁膜２２に対して選択的にエッチングできる絶縁性材
料であればいかなる材質のものであってもよい。続い
て、第２絶縁膜２４上に第２半導体層２６を、例えば１
００ｎｍ〜１５０ｎｍの厚さのＰ⁺型の多結晶シリコン
層で形成する。その後リソグラフィー技術およびエッチ
ングによって、上記第２半導体層２６をベース引き出し
電極にパターニングする。続いて、このリソグラフィー
技術で形成したエッチングマスク（図示省略）を除去す
る。さらに上記第２半導体層２６を覆う状態に第３絶縁
膜２７を、例えば２００ｎｍ〜４００ｎｍの厚さの酸化
シリコン膜２８と、２００ｎｍ〜４００ｎｍの厚さの窒
化シリコン膜２９とを積層して形成する。なお、上記第
３絶縁膜２７の表面は、上記第２絶縁膜２４をエッチン
グする際に耐エッチング性を有する絶縁性材料であれば
いかなる材質のものであってもよい。

【００３８】次いで図３の（２）に示すように第３工程
を行う。この工程では、リソグラフィー技術によって、
上記第１開口部２３上に開口を設けたレジストマスク６
１を形成する。このレジストマスクを用いたエッチング
（例えばドライエッチング）によって、上記第３絶縁膜
２７および第２半導体層２６に開口部３１を形成する。

【００３９】その後、上記レジストマスク６１を除去す
る。次いで第４工程を行う。この工程では、まず図３の
（３）に示すように、上記開口部３１の内壁を含む第３
絶縁膜２７上に、上記第２絶縁膜２４をエッチングした
際にエッチングされ難い絶縁膜として、２００ｎｍ〜４
００ｎｍの厚さの窒化シリコン膜６２を形成する。続い
て全面ドライエッチングによって、上記窒化シリコン膜
６２を異方性エッチングする。その結果、図４の（１）
に示すように、開口部３１の内壁に上記窒化シリコン膜
６２からなるサイドウォール絶縁膜３２が形成される。
このエッチングでは、第３絶縁膜２７を構成する窒化シ
リコン膜２９は残される。

【００４０】次に図４の（２）に示すように第５工程を
行う。この工程では、第３絶縁膜２７とサイドウォール
絶縁膜３２とをマスクにして、酸化シリコン膜からなる
第２絶縁膜２４をウエットエッチングする。このウエッ
トエッチングには、例えばフッ酸系のエッチング液を用
いる。このエッチングによって、開口部３１の底部に露
出している第２絶縁膜２４が選択的にエッチング除去さ
れる。すなわち、開口部３１の底部側に第２絶縁膜２４
をエッチングして第１開口部２３を開口し、上記第１半
導体層２１（エピタキシャル層１３）を露出させるとと
もに、開口部３１の側方に第２絶縁膜２４をエッチング
して第１開口部２３よりも大きく開口する第２開口部２
５を形成する。この際、窒化シリコン膜による第１絶縁
膜２２、サイドウォール絶縁膜３２および窒化シリコン
膜２９によって被覆された部分はエッチングされないた
め、第１開口部２３および開口部３１に対して第２開口
部２５は、例えば０．１μｍ〜０．３μｍ程度大きく形
成される。

【００４１】次いで図４の（３）に示すように第６工程
を行う。この工程では、選択エピタキシャル成長法によ
って、第１開口部２３の底面に露出している第１半導体
層２１上に真性ベースとなる第２導電型の第３半導体層
３３を、例えばＰ型のシリコンエピタキシャル薄膜によ
って形成する。それとともに、第２開口部２５に露出し
ている第２半導体層２６に第４半導体層３４を、例えば
Ｐ型の多結晶シリコンによって形成する。そして第３半
導体層３３の端部に第４半導体層３４を接続する。

【００４２】上記選択エピタキシャル成長法では、第１
絶縁膜２２、サイドウォール絶縁膜３２、第３絶縁膜２
７に被覆されていない領域であって単結晶シリコンまた
は多結晶シリコンが表面に露出している領域に、選択的
に結晶成長する条件としている。その選択エピタキシャ
ル成長は、数百Ｐａ〜数ｋＰａの圧力下で成長させる減
圧雰囲気での化学的気相成長法（以下、ＬＰ−ＣＶＤと
いう）、１ｍＰａ〜数十Ｐａの工業的高真空で成長させ
るＵＨＶ−ＣＶＤ法、ガスソースＭＢＥ（ＭＢＥ：分子
線エピタキシー）法等のうちの一つの方法を用いて行わ
れる。

【００４３】また、上記説明ではシリコンを用いたが、
その代わりにシリコンゲルマニウム（Ｓｉ_1-XＧｅ_X）
混晶を用いることも可能である。シリコンゲルマニウム
混晶は、例えば、ジクロロシラン（ＳｉＨ₂Ｃｌ₂）・
モノゲルマン（ＧｅＨ₄）・ジボラン（Ｂ₂Ｈ₆）系の
原料ガスを用い、成長雰囲気の温度を７００℃、その雰
囲気の圧力を８．０ｋＰａに設定して、ベース層となる
Ｐ⁺型のシリコンゲルマニウムよりなる第３半導体層３
３ベース層を２０ｎｍ〜８０ｎｍの厚さに形成する。こ
の膜のＰ型不純物であるホウ素濃度は５×１０¹⁸個／ｃ
ｍ³〜５×１０¹⁹個／ｃｍ³とし、シリコンゲルマニウ
ムの混晶組成比はゲルマニウム（Ｇｅ）を５atomic％〜
２０atomic％に設定した。

【００４４】なお、図に示すように、第１絶縁膜２２上
にＰ型の多結晶シリコン層からなる第４半導体層３４が
成長しないことを利用して、第２開口部２５における第
１絶縁膜２２と第４半導体層３４との間に空間（ボイ
ド）３５を形成してもよい。この空間３５によって、エ
ピタキシャル層１３と真性ベースとしては機能しない部
分の第３半導体層３３との間の寄生容量が低減される。

【００４５】その後図５の（１）に示すように、全面に
酸化シリコン膜を例えば２００ｎｍ〜４００ｎｍの厚さ
に形成してた後、その酸化シリコン膜の全面を異方性ド
ライエッチングして、サイドウォール絶縁膜３２および
第４半導体層３４の側部にサイドウォール絶縁膜４１を
形成する。

【００４６】次いで図５の（２）に示すように、ＣＶＤ
法によって、Ｎ型不純物が添加されたエミッタ電極用多
結晶シリコン層を、例えば１００ｎｍ〜１５０ｎｍ程度
の厚さに成長する。その後リソグラフィー技術およびエ
ッチングによって、上記エミッタ電極用多結晶シリコン
層をパターニングして、サイドウォール絶縁膜４１の内
側に第３半導体層３３に接合するＮ⁺型のエミッタ電極
層４２を形成する。続いて、上記リソグラフィー技術で
形成したレジストマスク（図示省略）を除去する。次い
で８５０℃〜９００℃の温度によるランプアニーリング
を１０秒間〜３０秒間行って、エミッタ電極層４２から
Ｎ型不純物を第３半導体層３３の上層に拡散させてＮ⁺
型のエミッタ領域を形成する（図示省略）。

【００４７】その後図５の（３）に示すように、リソグ
ラフィー技術とエッチングとによって、第３絶縁膜２７
に第２半導体層２６に通じるコンタクトホール５１を形
成する。それとともに第３〜第１絶縁膜２７〜２２にコ
レクタ取り出し層１５に通じるコンタクトホール５２を
形成する。続いてこのリソグラフィー技術で形成したレ
ジストマスク（図示省略）を除去する。そして配線形成
技術によって、アルミニウム等の金属配線を形成する。
その後リソグラフィー技術とエッチングとによって上記
金属配線をパターニングして、上記コンタクトホール５
１，５２内および上記エミッタ電極層４２上に、ベース
電極５３，コレクタ電極５４およびエミッタ電極５５を
形成する。

【００４８】上記第１の製造方法では、第１開口部２３
を含む第１絶縁膜２２上に第２絶縁膜２４を形成し、そ
の後第１開口部２３の上方に形成した開口部３１からそ
の底部に露出している第２絶縁膜２４を選択的に除去し
て第１開口部２３の底部の第１半導体層２１を露出させ
る。それとともに、第２絶縁膜２４を選択的に側方に除
去して第２開口部２５を形成することから、第２開口部
２５内に第２半導体層２６の底部が露出され、露出され
た第２半導体層２６の下方には第１絶縁膜２２が存在す
ることになる。そして第１開口部２３の底面に露出して
いる第１半導体層２１上に第３半導体層３３を形成す
る。それとともに、第２開口部２５に露出している第２
半導体層２６に第４半導体層３４を形成して第３半導体
層３３の端部に第４半導体層３４を接続することから、
第４半導体層３４は第１絶縁膜２２上に形成されること
になる。

【００４９】したがって、第１半導体層２１をコレク
タ、第２半導体層２６をベース電極層、第３半導体層３
３をベース層、第４半導体層３４をベース取り出し部と
すると、ベース取り出し部となる第４半導体層３４は第
１絶縁膜２２上に形成されることから、ベース・コレク
タ間に発生する寄生容量が低減される。このように、エ
ピタキシャル成長法を用いて形成されたベース層となる
第３半導体層３３を有する自己整合型のバイポーラトラ
ンジスタのベース・コレクタ間寄生容量を低減すること
によって、バイポーラトランジスタの高速化が実現され
る。

【００５０】次にベース・エミッタ電極間の耐圧を確実
に取る製造方法を第１の製造方法の第２実施形態とし
て、図６の製造工程図によって説明する。なお、前記図
３〜図５によって説明した構成部品と同様の構成部品に
は同一符号を付す。

【００５１】前記図３の（１）〜前記図３の（２）によ
って説明した工程を行った後、続いて図６の（１）に示
すように、開口部３１の側壁に露出している第２半導体
層２６を側方に除去して、この開口部３１よりも例えば
０．１μｍ〜０．３μｍ程度大きい径の第３開口部７１
を形成する。

【００５２】そして図６の（２）に示すように、上記開
口部３１および第３開口部７１の各の内壁を含む第３絶
縁膜２７上に、２００ｎｍ〜４００ｎｍの厚さの窒化シ
リコン膜６２を形成する。続いて全面ドライエッチング
によって、上記窒化シリコン膜６２を異方性エッチング
する。その結果、図６の（３）に示すように、上記窒化
シリコン膜６２からなるサイドウォール絶縁膜３２を開
口部３１の側壁とともに第３開口部７１を埋め込む状態
に形成する。その後の工程は、前記図４の（２）以降に
よって説明したのと同様に行う。その際、第２開口部
（２５）は上記第３開口部７１よりも例えば０．１μｍ
〜０．３μｍ程度大きく形成する。

【００５３】上記図６によって説明した製造方法では、
第３開口部７１が開口部３１より大きいことにより、サ
イドウォール絶縁膜３２は、第３開口部７１を形成した
分だけ第２半導体層２６とその後に形成されるエミッタ
電極層（４２）との距離が確保される。そのため、ベー
ス・エミッタ電極間の耐圧が十分に確保できるので、バ
イポーラトランジスタの歩留りを向上させることができ
る。

【００５４】次に本発明の第２の製造方法に係わる第１
実施形態の一例を、図７〜図８の製造工程図によって説
明する。この製造方法は、前記図２によって説明した半
導体装置の製造方法になる。そこで、前記図２によって
説明したのと同様に構成部品には同一の符号を付す。な
お、以下の説明では第１導電型をＮ型とし第２導電型を
Ｐ型として説明する。

【００５５】図７の（１）に示すように、前記図３の
（１）によって説明したのと同様にして、Ｐ^-型のシリ
コン基板１１の上層にアンチモン（Ｓｂ）を固相拡散し
てＮ⁺型の埋め込み層１２を設ける。さらにシリコン基
板１１上にＮ^-型のエピタキシャル層１３を形成する。
そしてエピタキシャル層１３に素子分離のためのフィー
ルド絶縁膜１４、上記埋め込み層１２に接続するＮ⁺型
のコレクタ電極引き出し層１５、フィールド絶縁膜１４
の下部からシリコン基板１１に達する素子分離のための
Ｐ⁺型素子分離層１６を形成する。このようにして基板
１０を構成し、埋め込み層１２とその上部のエピタキシ
ャル層１３とによってコレクタとなる第１半導体層２１
を構成する。

【００５６】次いで第１工程を行う。この工程では、化
学的気相成長（以下ＣＶＤという）法のような成膜技術
によって、上記基板１１上に第１絶縁膜２２を、例えば
５０ｎｍ〜１５０ｎｍの厚さの窒化シリコン膜で形成す
る。さらに第１絶縁膜２２上に第２絶縁膜２４を、例え
ば５０ｎｍ〜１５０ｎｍの厚さの酸化シリコン膜で形成
する。この第２絶縁膜２４は酸化シリコン膜のように上
記第１絶縁膜２２に対して選択的にエッチングされる絶
縁性材料であればいかなる材質のものであってもよい。
続いて、第２絶縁膜２４上に第２半導体層２６を、例え
ば１００ｎｍ〜１５０ｎｍの厚さのＰ⁺型の多結晶シリ
コン層で形成する。その後リソグラフィー技術およびエ
ッチングによって、上記第２半導体層２６をベース引き
出し電極となるようにパターニングする。続いてこのリ
ソグラフィー技術で形成したレジストマスク（図示省
略）を除去する。さらに上記第２半導体層２６を覆う状
態に第３絶縁膜２７を窒化シリコン膜で形成する。な
お、上記第３絶縁膜２７の表面は、上記第２絶縁膜２４
をエッチングする際に耐エッチング性を有する絶縁性材
料であればいかなる材質のものであってもよい。

【００５７】次いで図７の（２）に示すように第２工程
を行う。この工程では、リソグラフィー技術によって、
上記第１半導体層２１上に開口を設けたレジストマスク
６１を形成する。このレジストマスク６１を用いたエッ
チング（例えばドライエッチング）によって、上記第３
絶縁膜２７から第１絶縁膜２２までをエッチングして、
底部に第１半導体層２１（Ｎ型のエピタキシャル層１
３）を露出させた第１開口部８１を形成する。

【００５８】その後、上記レジストマスク６１を除去す
る。続いて図７の（３）に示すように、第３絶縁膜２７
と第２半導体層２６とをマスクにして、酸化シリコン膜
からなる第２絶縁膜２４をウエットエッチングする。こ
のウエットエッチングには、例えばフッ酸系のエッチン
グ液を用いる。このエッチングによって、第１開口部８
１の側方に第２絶縁膜２４をエッチングして第１開口部
８１よりも大きく開口する第２開口部２５を形成する。
この際、窒化シリコン膜による第１絶縁膜２２および第
３絶縁膜２７によって被覆された部分はエッチングされ
ないため、第１開口部８１に対して第２開口部２５は、
側方に例えば０．１μｍ〜０．３μｍ程度大きく形成さ
れる。

【００５９】次いで図７の（４）に示すように第３工程
を行う。この工程では、選択エピタキシャル成長法によ
って、第１開口部８１の底面に露出している第１半導体
層２１上に真性ベースとなる第２導電型の第３半導体層
３３を、例えばＰ型のシリコンエピタキシャル薄膜によ
って形成する。それとともに、露出している第２半導体
層２６の底部および側部に第４半導体層３４を、例えば
Ｐ型の多結晶シリコンによって形成する。そして第３半
導体層３３の端部に第４半導体層３４を接続する。

【００６０】上記選択エピタキシャル成長法では、第１
絶縁膜２２および第３絶縁膜２７に被覆されていない領
域であって単結晶シリコンまたは多結晶シリコンが表面
に露出している領域に、選択的に結晶成長する条件とし
ている。その選択エピタキシャル成長は、数百Ｐａ〜数
ｋＰａの圧力下で成長させる減圧雰囲気での化学的気相
成長法（以下、ＬＰ−ＣＶＤという）、１ｍＰａ〜数十
Ｐａの工業的高真空で成長させるＵＨＶ−ＣＶＤ法、ガ
スソースＭＢＥ（ＭＢＥ：分子線エピタキシー）法等の
うちの一つの方法を用いて行われる。

【００６１】また、上記説明ではシリコンを用いたが、
その代わりにシリコンゲルマニウム（Ｓｉ_1-XＧｅ_X）
混晶を用いることも可能である。シリコンゲルマニウム
混晶は、例えば、ジクロロシラン（ＳｉＨ₂Ｃｌ₂）・
モノゲルマン（ＧｅＨ₄）・ジボラン（Ｂ₂Ｈ₆）系の
原料ガスを用い、成長雰囲気の温度を７００℃、その雰
囲気の圧力を８．０ｋＰａに設定して、ベース層となる
Ｐ⁺型のシリコンゲルマニウムよりなる第３半導体層３
３ベース層を２０ｎｍ〜８０ｎｍの厚さに形成する。こ
の膜のＰ型不純物であるホウ素濃度は５×１０¹⁸個／ｃ
ｍ³〜５×１０¹⁹個／ｃｍ³とし、シリコンゲルマニウ
ムの混晶組成比はゲルマニウム（Ｇｅ）を５atomic％〜
２０atomic％に設定した。

【００６２】なお、図に示すように、第１絶縁膜２２上
にＰ型の多結晶シリコン層からなる第４半導体層３４が
成長しないことを利用して、第２開口部２５における第
１絶縁膜２２と第４半導体層３４との間に空間（ボイ
ド）３５を形成してもよい。この空間３５によって、第
１半導体層２１と真性ベースとしては機能しない部分の
第３半導体層３３との間の寄生容量が低減される。

【００６３】その後図８の（１）に示すように、全面に
酸化シリコン膜を例えば２００ｎｍ〜４００ｎｍの厚さ
に形成してた後、その全面を異方性ドライエッチングし
て、第１開口部８１の側壁および第４半導体層３４の側
部にサイドウォール絶縁膜４１を形成する。

【００６４】次いで図８の（２）に示すように、ＣＶＤ
法によって、Ｎ型不純物が添加されたエミッタ電極用多
結晶シリコン層を、例えば１００ｎｍ〜１５０ｎｍ程度
の厚さに成長する。その後リソグラフィー技術およびエ
ッチングによって、上記エミッタ電極用多結晶シリコン
層をパターニングして、サイドウォール絶縁膜４１の内
側に第３半導体層３３に接合するＮ⁺型のエミッタ電極
層４２を形成する。続いてこのリソグラフィー技術で形
成したレジストマスク（図示省略）を除去する。次いで
８５０℃〜９００℃の温度によるランプアニーリングを
１０秒間〜３０秒間行って、エミッタ電極層４２からＮ
型不純物を第３半導体層３３の上層に拡散させてＮ⁺型
のエミッタ領域を形成する（図示省略）。

【００６５】その後図８の（３）に示すように、リソグ
ラフィー技術とエッチングとによって、第３絶縁膜２７
に第２半導体層２６に通じるコンタクトホール５１を形
成する。それとともに第３〜第１絶縁膜２７〜２２にコ
レクタ取り出し層１５に通じるコンタクトホール５２を
形成する。続いてこのリソグラフィー技術で形成したレ
ジストマスク（図示省略）を除去する。そして配線形成
技術によって、アルミニウム等の金属配線を形成した
後、その金属配線をパターニングして、上記コンタクト
ホール５１，５２内および上記エミッタ電極層４２上
に、ベース電極５３，コレクタ電極５４およびエミッタ
電極５５を形成する。

【００６６】上記第２の製造方法では、第３絶縁膜２７
から第１絶縁膜２２にかけて第１開口部８１を形成し、
その後第１開口部８１の側壁に露出する第２絶縁膜２４
を選択的に第１開口部８１の側方に除去することから、
第２半導体層２６の底部は露出され、露出された第２半
導体層２６の下方には第１絶縁膜２２が存在することに
なる。そして第１開口部８１の底面に露出している第１
半導体層２１上に第３半導体層３３を形成するととも
に、第２半導体層２６の露出している部分に第４半導体
層３４を形成することから、第３半導体層３３の端部に
第４半導体層３４が接続されることになり、第４半導体
層３４は第１絶縁膜２２上に形成されることになる。

【００６７】したがって、第１半導体層２１をコレク
タ、第２半導体層２６をベース電極層、第３半導体層３
３をベース層、第４半導体層３４をベース取り出し部と
すると、ベース取り出し部となる第４半導体層３４は第
１絶縁膜２２上に形成されることから、ベース・コレク
タ間に発生する寄生容量が低減される。このように、エ
ピタキシャル成長法を用いて形成されたベース層となる
第３半導体層３３を有する自己整合型のバイポーラトラ
ンジスタのベース・コレクタ間寄生容量を低減すること
によって、バイポーラトランジスタの高速化が実現され
る。さらに、第１の製造方法と比較するとサイドウォー
ル絶縁膜（３２）を形成していないため、製造工程が簡
略化される。さらに第２半導体層２６の側部にも第４半
導体層３４が形成されるため、第４半導体層３４と第３
半導体層３３との接続面積が広くなるのでベース抵抗が
低減される。

【００６８】次にベース・エミッタ電極間の耐圧を確実
に取る製造方法を第２の製造方法の第２実施形態とし
て、図９の製造工程図によって説明する。なお、前記図
７〜図８によって説明した構成部品と同様の構成部品に
は同一符号を付す。

【００６９】前記図７の（１）〜前記図７の（２）によ
って説明した工程を行った後、続いて図９の（１）に示
すように、開口部８１の側壁に露出している第２半導体
層２６を側方に除去して、この開口部８１よりも例えば
０．１μｍ〜０．３μｍ程度大きい径の第３開口部９１
を形成する。その後、レジストマスク６１を除去する。

【００７０】続いて図９の（２）に示すように、第３絶
縁膜２７と第２半導体層２６とをマスクにして、酸化シ
リコン膜からなる第２絶縁膜２４をウエットエッチング
する。このウエットエッチングには、例えばフッ酸系の
エッチング液を用いる。このエッチングによって、第１
開口部８１の側方に第２絶縁膜２４をエッチングして第
１開口部８１よりも大きく開口する第２開口部２５を形
成する。この際、窒化シリコン膜による第１絶縁膜２２
および第３絶縁膜２７によって被覆された部分はエッチ
ングされないため、第３開口部９１に対して第２開口部
２５は、例えば０．１μｍ〜０．３μｍ程度大きく形成
される。

【００７１】次いで図９の（３）に示すように第３工程
を行う。この工程では、選択エピタキシャル成長法によ
って、第１開口部８１の底面に露出している第１半導体
層２１上に真性ベースとなる第２導電型の第３半導体層
３３を、例えばＰ型のシリコンエピタキシャル薄膜によ
って形成する。それとともに、露出している第２半導体
層２６の底部および側部に第４半導体層３４を、例えば
Ｐ型の多結晶シリコンによって形成する。このとき、第
４半導体層３４は、第１開口部８１よりも張り出さない
ように形成するのが好ましい。そして第３半導体層３３
の端部に第４半導体層３４を接続する。その後の工程
は、前記図８の（１）以降によって説明したのと同様に
行う。

【００７２】上記図９によって説明した製造方法では、
第３開口部９１が第１開口部８１より大きいことによ
り、サイドウォール絶縁膜（４２）は、第３開口部９１
をもうけない場合よりも厚く形成できる。そのため第２
半導体層２６とその後に形成されるエミッタ電極層（４
２）との距離が確保される。そのため、ベース・エミッ
タ電極間の耐圧が十分に確保できるので、バイポーラト
ランジスタの歩留りを向上させることができる。

【００７３】

【発明の効果】以上、説明したように本発明の半導体装
置および第１，第２の製造方法によれば、第４半導体層
の下部に第１絶縁膜が形成されているので、または第４
半導体層と第１絶縁膜との間に空間が形成されているの
で、第１半導体層と第３半導体層との間の寄生容量を低
減することができる。すなわち、半導体装置がバイポー
ラトランジスタの場合には、第１半導体層がコレクタ、
第２半導体層がベース引き出し電極層、第３半導体層が
ベース層、第４半導体層がベース取り出し部となるの
で、ベース・コレクタ間の寄生容量を低減することがで
きる。その結果、バイポーラトランジスタの高速化を実
現することができる。

【図面の簡単な説明】

【図１】本発明の半導体装置に係わる第１実施形態の概
略構成断面図である。

【図２】半導体装置の第２実施形態の概略構成断面図で
ある。

【図３】本発明の第１の製造方法に係わる第１実施形態
の製造工程図である。

【図４】第１の製造方法に係わる第１実施形態の製造工
程図（続き）である。

【図５】第１の製造方法に係わる第１実施形態の製造工
程図（続き）である。

【図６】第１の製造方法に係わる第２実施形態の製造工
程図である。

【図７】本発明の第２の製造方法に係わる第１実施形態
の製造工程図である。

【図８】第２の製造方法に係わる第１実施形態の製造工
程図（続き）である。

【図９】第２の製造方法に係わる第２実施形態の製造工
程図である。

【図１０】従来の技術の説明図である。

【符号の説明】

１１基板２１第１半導体層２２第１絶縁
膜２３第１開口部２４第２絶縁膜２５第２
開口部２６第２半導体層３３第３半導体層３４
第４半導体層

Claims

【特許請求の範囲】

【請求項１】基板の上層に形成した第１導電型の第１
半導体層と、前記基板上に形成した第１絶縁膜と、前記第１半導体層上の前記第１絶縁膜に形成した第１開
口部と、前記第１開口部よりも大きく開口する第２開口部を該第
１開口部の上方に設けたもので前記第１絶縁膜上に形成
した第２絶縁膜と、前記第２開口部側へ張り出す状態にして前記第２絶縁膜
上に形成した第２導電型の第２半導体層と、前記第１開口部内の前記第１半導体層上に形成した第２
導電型の第３半導体層と、前記第３半導体層の端部と前記第２開口部に張り出した
前記第２半導体層とに接続する第２導電型の第４半導体
層とを備えたことを特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置において、前記第１絶縁膜と前記第４半導体層との間の一部分に空
間を設けたことを特徴とする半導体装置。
【請求項３】請求項１記載の半導体装置において、前記第２半導体層および前記第４半導体層はシリコンゲ
ルマニウム混晶膜からなることを特徴とする半導体装
置。
【請求項４】請求項２記載の半導体装置において、前記第２半導体層および前記第４半導体層はシリコンゲ
ルマニウム混晶膜からなることを特徴とする半導体装
置。
【請求項５】第１導電型の第１半導体層を表面に設け
た基板上に第１絶縁膜を形成した後、前記第１半導体層
に通じる第１開口部を前記第１絶縁膜に形成する第１工
程と、前記第１開口部内とともに第１絶縁膜上に第２絶縁膜を
形成し、次いで該第２絶縁膜上に第２導電型の第２半導
体層を形成した後、該第２半導体層を覆う状態に第３絶
縁膜を形成する第２工程と、前記第３絶縁膜から前記第２半導体層にかけて前記第１
開口部の上方に開口部を形成する第３工程と、前記開口部の側壁にサイドウォール絶縁膜を形成する第
４工程と、前記開口部の底部に露出している前記第２絶縁膜を選択
的に除去して前記第１開口部の底部の前記第１半導体層
を露出させるとともに、該第２絶縁膜を選択的に側方に
除去して前記第２半導体層の底部が露出する状態に第２
開口部を形成する第５工程と、前記第１開口部の底面に露出している第１半導体層上に
第２導電型の第３半導体層を形成するとともに、前記第
２開口部に露出している前記第２半導体層に第４半導体
層を形成して、前記第３半導体層の端部に該第４半導体
層を接続する第６工程とを備えたことを特徴とする半導
体装置の製造方法。
【請求項６】請求項５記載の半導体装置の製造方法に
おいて、前記第４半導体層を形成する際に、前記第２開口部内の
該第２半導体層と第１絶縁膜との間に空間を形成するこ
とを特徴とする半導体装置の製造方法。
【請求項７】請求項５記載の半導体装置の製造方法に
おいて、前記開口部を形成する際に、前記第２半導体層を側方に
除去して該開口部よりも径の大きい第３開口部を形成
し、かつ前記サイドウォール絶縁膜を形成する際に、前記第
３開口部を埋め込むようにして前記開口部の側壁ととも
に該第３開口部の側壁に該サイドウォール絶縁膜を形成
することを特徴とする半導体装置の製造方法。
【請求項８】請求項６記載の半導体装置の製造方法に
おいて、前記開口部を形成する際に、前記第２半導体層を側方に
除去して該開口部よりも径の大きい第３開口部を形成
し、かつ前記サイドウォール絶縁膜を形成する際に、前記第
３開口部を埋め込むようにして前記開口部の側壁ととも
に該第３開口部の側壁に該サイドウォール絶縁膜を形成
することを特徴とする半導体装置の製造方法。
【請求項９】請求項５記載の半導体装置の製造方法に
おいて、前記第３半導体層と前記第４半導体層とをシリコンゲル
マニウム混晶膜で形成することを特徴とする半導体装置
の製造方法。
【請求項１０】請求項６記載の半導体装置の製造方法
において、前記第３半導体層と前記第４半導体層とをシリコンゲル
マニウム混晶膜で形成することを特徴とする半導体装置
の製造方法。
【請求項１１】請求項７記載の半導体装置の製造方法
において、前記第３半導体層と前記第４半導体層とをシリコンゲル
マニウム混晶膜で形成することを特徴とする半導体装置
の製造方法。
【請求項１２】請求項８記載の半導体装置の製造方法
において、前記第３半導体層と前記第４半導体層とをシリコンゲル
マニウム混晶膜で形成することを特徴とする半導体装置
の製造方法。
【請求項１３】第１導電型の第１半導体層を表面に設
けた基板上に第１絶縁膜を形成し、次いで該第１絶縁膜
上に第２絶縁膜および第２導電型の第２半導体層を順に
形成した後、該第３半導体層を覆う状態に第３絶縁膜を
形成する第１工程と、前記第３絶縁膜から前記第１絶縁膜にかけて前記第１半
導体層に通じる第１開口部を形成するとともに、前記第
１開口部の側壁に露出する前記第２絶縁膜を選択的に該
第１開口部の側方に除去して前記第２半導体層の底部が
露出する状態に第２開口部を形成する第２工程と、前記第１開口部の底面に露出している前記第１半導体層
上に第２導電型の第３半導体層を形成するとともに、前
記第２半導体層の露出している部分に第４半導体層を形
成して、前記第３半導体層の端部と該第４半導体層とを
接続する第３工程とを備えたことを特徴とする半導体装
置の製造方法。
【請求項１４】請求項１３記載の半導体装置の製造方
法において、前記第４半導体層を形成する際に、前記第２開口部内の
該第４半導体層と第１絶縁膜との間に空間を形成するこ
とを特徴とする半導体装置の製造方法。
【請求項１５】請求項１３記載の半導体装置の製造方
法において、前記第１開口部を形成する際に、前記第１開口部の側壁
に露出する前記第２絶縁膜を選択的に該第１開口部の側
方に除去して前記第２半導体層の底部が露出する状態に
第２開口部を形成するとともに、前記第２半導体層を選
択的に該第１開口部の側方に除去して該第１開口部より
も径が大きく前記第２開口部より径の小さい第３開口部
を形成し、前記第４半導体層を形成する際に、前記第２開口部側の
前記第２半導体層に形成される該第４半導体層は前記第
１開口部の側壁よりも該第２開口部側にあることを特徴
とする半導体装置の製造方法。
【請求項１６】請求項１４記載の半導体装置の製造方
法において、前記第１開口部を形成する際に、前記第１開口部の側壁
に露出する前記第２絶縁膜を選択的に該第１開口部の側
方に除去して前記第２半導体層の底部が露出する状態に
第２開口部を形成するとともに、前記第２半導体層を選
択的に該第１開口部の側方に除去して該第１開口部より
も径が大きく前記第２開口部より径の小さい第３開口部
を形成し、前記第４半導体層を形成する際に、前記第２開口部側の
前記第２半導体層に形成される該第４半導体層は前記第
１開口部の側壁よりも該第２開口部側にあることを特徴
とする半導体装置の製造方法。
【請求項１７】請求項１３記載の半導体装置の製造方
法において、前記第３半導体層と前記第４半導体層とをシリコンゲル
マニウム混晶膜で形成することを特徴とする半導体装置
の製造方法。
【請求項１８】請求項１４記載の半導体装置の製造方
法において、前記第３半導体層と前記第４半導体層とをシリコンゲル
マニウム混晶膜で形成することを特徴とする半導体装置
の製造方法。
【請求項１９】請求項１５記載の半導体装置の製造方
法において、前記第３半導体層と前記第４半導体層とをシリコンゲル
マニウム混晶膜で形成することを特徴とする半導体装置
の製造方法。
【請求項２０】請求項１６記載の半導体装置の製造方
法において、前記第３半導体層と前記第４半導体層とをシリコンゲル
マニウム混晶膜で形成することを特徴とする半導体装置
の製造方法。