JP3005517B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、特性に優れたＮＰＮ型もしくはＰＮ
Ｐ型バイポーラトランジスタを有する半導体装置に用い
て好適な製造方法に関するものである。
方法に関し、特に、特性に優れたＮＰＮ型もしくはＰＮ
Ｐ型バイポーラトランジスタを有する半導体装置に用い
て好適な製造方法に関するものである。
【０００２】
【従来の技術】図２は、ＮＰＮトランジスタを有する従
来の半導体装置の製造方法の一例を示している。図２
（ａ）に示すように、Ｎ型Ｓｉウェーハ４上に酸化膜
３、Ｐ型不純物ドープポリシリコン２、窒化膜１を形成
する。次に、図２（ｂ）に示すように、フォトレジスト
５のパターンを用いて窒化膜１、Ｐ型不純物ドープポリ
シリコン２をドライエッチングし、酸化膜３をウェット
エッチングすることにより、Ｐ型不純物ドープポリシリ
コン２の下部に酸化膜３のサイドエッチングを生じさせ
る。そして、図２（ｃ）に示すように、全面にノンドー
プポリシリコン６を形成する。
来の半導体装置の製造方法の一例を示している。図２
（ａ）に示すように、Ｎ型Ｓｉウェーハ４上に酸化膜
３、Ｐ型不純物ドープポリシリコン２、窒化膜１を形成
する。次に、図２（ｂ）に示すように、フォトレジスト
５のパターンを用いて窒化膜１、Ｐ型不純物ドープポリ
シリコン２をドライエッチングし、酸化膜３をウェット
エッチングすることにより、Ｐ型不純物ドープポリシリ
コン２の下部に酸化膜３のサイドエッチングを生じさせ
る。そして、図２（ｃ）に示すように、全面にノンドー
プポリシリコン６を形成する。
【０００３】次に、図２（ｄ）に示すように、等方性ド
ライエッチングによってサイドエッチ部に埋め込まれた
ポリシリコン６以外のポリシリコンを除去する。この
時、Ｓｉ基板の表面が若干（３００〜２０００Å程度）
掘れてしまう。次に、図２（ｅ）に示すように、イオン
注入法によりベース領域７を形成し、酸化膜３と窒化膜
１を成長する。そして、図２（ｆ）に示すように、窒化
膜１をエッチバックし、残った酸化膜３をウェットエッ
チングで除去し、サイドウォールを形成する。
ライエッチングによってサイドエッチ部に埋め込まれた
ポリシリコン６以外のポリシリコンを除去する。この
時、Ｓｉ基板の表面が若干（３００〜２０００Å程度）
掘れてしまう。次に、図２（ｅ）に示すように、イオン
注入法によりベース領域７を形成し、酸化膜３と窒化膜
１を成長する。そして、図２（ｆ）に示すように、窒化
膜１をエッチバックし、残った酸化膜３をウェットエッ
チングで除去し、サイドウォールを形成する。
【０００４】次に、全面にポリシリコンを成長させ、砒
素をイオン注入し、図２（ｇ）に示すように、エミッタ
形成用の砒素ドープポリシリコン８のパターンを形成す
る。その後、アニールを行う事によりＰ型不純物ドープ
ポリシリコン２からノンドープポリシリコン６を介して
Ｐ型不純物が拡散され、グラフトベース領域１０が形成
され、また、砒素ドープポリシリコン８から砒素が拡散
されてエミッタ領域９が形成される。最後に、図２
（ｈ）に示すように、べース電極１２とエミッタ電極１
１を形成し、裏面をコレクタとするＮＰＮトランジスタ
が形成される。
素をイオン注入し、図２（ｇ）に示すように、エミッタ
形成用の砒素ドープポリシリコン８のパターンを形成す
る。その後、アニールを行う事によりＰ型不純物ドープ
ポリシリコン２からノンドープポリシリコン６を介して
Ｐ型不純物が拡散され、グラフトベース領域１０が形成
され、また、砒素ドープポリシリコン８から砒素が拡散
されてエミッタ領域９が形成される。最後に、図２
（ｈ）に示すように、べース電極１２とエミッタ電極１
１を形成し、裏面をコレクタとするＮＰＮトランジスタ
が形成される。
【０００５】
【発明が解決しようとする課題】このように、従来の方
法では、等方性ドライエッチングによってノンドープポ
リシリコンを除去しているため、Ｓｉ基板の表面が掘れ
てしまい、ダメージが入ってしまう。基板表面にダメー
ジが入ることによりトランジスタの特性等が悪化してし
まっていた。例えば、リーク電流が発生したり、または
Ｓｉの掘られすぎによりグラフトベース領域とベース領
域が繋がらなくなってしまったり、ベース抵抗が高くな
ってしまう恐れがあった。また、この問題を対策する方
法として、特開昭６２−１６９３６４号公報に記載され
た方法があるが、この方法では、ノンドープポリシリコ
ンを酸化した後、ドライエッチングにて除去しているた
め、Ｓｉ表面にダメージが入ってしまう。（Ｓｉ上の酸
化膜であるため選択比は高いが、ダメージは避けられな
い。）
法では、等方性ドライエッチングによってノンドープポ
リシリコンを除去しているため、Ｓｉ基板の表面が掘れ
てしまい、ダメージが入ってしまう。基板表面にダメー
ジが入ることによりトランジスタの特性等が悪化してし
まっていた。例えば、リーク電流が発生したり、または
Ｓｉの掘られすぎによりグラフトベース領域とベース領
域が繋がらなくなってしまったり、ベース抵抗が高くな
ってしまう恐れがあった。また、この問題を対策する方
法として、特開昭６２−１６９３６４号公報に記載され
た方法があるが、この方法では、ノンドープポリシリコ
ンを酸化した後、ドライエッチングにて除去しているた
め、Ｓｉ表面にダメージが入ってしまう。（Ｓｉ上の酸
化膜であるため選択比は高いが、ダメージは避けられな
い。）
【０００６】本発明は、上記の課題を解決するためにな
されたものであって、ＮＰＮ型もしくはＰＮＰ型のバイ
ポーラトランジスタを有する半導体装置において、基板
表面のダメージによるトランジスタ特性劣化等の問題が
生じることがない半導体装置の製造方法を提供すること
を目的とする。
されたものであって、ＮＰＮ型もしくはＰＮＰ型のバイ
ポーラトランジスタを有する半導体装置において、基板
表面のダメージによるトランジスタ特性劣化等の問題が
生じることがない半導体装置の製造方法を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の半導体装置の製造方法は、第１導電型の
シリコン基板上に第１の絶縁膜、第１導電型と逆の導電
型である第２導電型の不純物を含む第１のポリシリコン
膜、第２の絶縁膜を順次形成する工程と、第２の絶縁膜
および第１のポリシリコン膜をパターニングして開口部
を形成した後、サイドエッチングを生じさせるように第
１の絶縁膜をエッチングして開口部の下部にサイドエッ
チ部を形成する工程と、サイドエッチ部および開口部の
内壁を含む基板全面に不純物を含まない第２のポリシリ
コン膜を形成する工程と、全面酸化を行うことによって
サイドエッチ部に埋め込まれた部分以外の第２のポリシ
リコン膜をシリコン酸化膜に変化させる工程と、ウェッ
トエッチング法を用いて第２のポリシリコン膜から変化
した全てのシリコン酸化膜を除去し、サイドエッチ部の
みに第２のポリシリコン膜を残す工程と、シリコン基板
に第２導電型の不純物を導入することにより開口部下方
のシリコン基板にベース領域を形成する工程と、酸化膜
および窒化膜を順次全面に形成し、窒化膜をエッチバッ
クし、残った酸化膜をウェットエッチングで除去するこ
とにより、サイドウォールを形成する工程と、開口部上
に第１導電型の不純物を含むエミッタ形成用のポリシリ
コンパターンを形成する工程と、熱処理を施すことによ
って、第１のポリシリコン膜中の第２導電型不純物をサ
イドエッチ部に残した第２のポリシリコン膜を介してシ
リコン基板中に拡散させてグラフトベース領域を形成す
るとともに、ポリシリコンパターン中の第１導電型不純
物をシリコン基板中に拡散させてエミッタ領域を形成す
る工程とを有することを特徴とするものである。
めに、本発明の半導体装置の製造方法は、第１導電型の
シリコン基板上に第１の絶縁膜、第１導電型と逆の導電
型である第２導電型の不純物を含む第１のポリシリコン
膜、第２の絶縁膜を順次形成する工程と、第２の絶縁膜
および第１のポリシリコン膜をパターニングして開口部
を形成した後、サイドエッチングを生じさせるように第
１の絶縁膜をエッチングして開口部の下部にサイドエッ
チ部を形成する工程と、サイドエッチ部および開口部の
内壁を含む基板全面に不純物を含まない第２のポリシリ
コン膜を形成する工程と、全面酸化を行うことによって
サイドエッチ部に埋め込まれた部分以外の第２のポリシ
リコン膜をシリコン酸化膜に変化させる工程と、ウェッ
トエッチング法を用いて第２のポリシリコン膜から変化
した全てのシリコン酸化膜を除去し、サイドエッチ部の
みに第２のポリシリコン膜を残す工程と、シリコン基板
に第２導電型の不純物を導入することにより開口部下方
のシリコン基板にベース領域を形成する工程と、酸化膜
および窒化膜を順次全面に形成し、窒化膜をエッチバッ
クし、残った酸化膜をウェットエッチングで除去するこ
とにより、サイドウォールを形成する工程と、開口部上
に第１導電型の不純物を含むエミッタ形成用のポリシリ
コンパターンを形成する工程と、熱処理を施すことによ
って、第１のポリシリコン膜中の第２導電型不純物をサ
イドエッチ部に残した第２のポリシリコン膜を介してシ
リコン基板中に拡散させてグラフトベース領域を形成す
るとともに、ポリシリコンパターン中の第１導電型不純
物をシリコン基板中に拡散させてエミッタ領域を形成す
る工程とを有することを特徴とするものである。
【０００８】上記半導体装置の製造方法において、前記
シリコン基板の裏面側にコレクタ電極を有するバイポー
ラトランジスタを形成してもよいし、前記シリコン基板
に埋込層を形成することによって基板表面側にコレクタ
電極を有するバイポーラトランジスタを形成してもよ
い。
シリコン基板の裏面側にコレクタ電極を有するバイポー
ラトランジスタを形成してもよいし、前記シリコン基板
に埋込層を形成することによって基板表面側にコレクタ
電極を有するバイポーラトランジスタを形成してもよ
い。
【０００９】本実施の形態の半導体装置の製造方法にお
いては、不純物を含まない第２のポリシリコン膜を除去
する際にこのポリシリコン膜を一旦シリコン酸化膜に変
え、この酸化膜をウェットエッチングにより除去してい
る。すなわち、第２のポリシリコン膜の除去にドライエ
ッチングを用いないため、ベース領域表面にダメージが
入らない。その理由は、シリコン基板上のポリシリコン
膜をドライエッチングすると、選択比がないため下地の
シリコンまでもエッチングしてしまうためである（通
常、３００〜２０００Å程度の掘れ量となる）。また、
本発明の方法においては、第２のポリシリコン膜を除去
する際に酸化とウェットエッチング法を用いているため
工程能力が高い。その理由は、酸化の膜厚コントロール
は比較的容易であり、またシリコン基板上の酸化膜はＨ
Ｆ系の水溶液にてエッチングすることによりシリコン表
面にダメージを与えず除去できるためである（掘れ量は
０Åである）。
いては、不純物を含まない第２のポリシリコン膜を除去
する際にこのポリシリコン膜を一旦シリコン酸化膜に変
え、この酸化膜をウェットエッチングにより除去してい
る。すなわち、第２のポリシリコン膜の除去にドライエ
ッチングを用いないため、ベース領域表面にダメージが
入らない。その理由は、シリコン基板上のポリシリコン
膜をドライエッチングすると、選択比がないため下地の
シリコンまでもエッチングしてしまうためである（通
常、３００〜２０００Å程度の掘れ量となる）。また、
本発明の方法においては、第２のポリシリコン膜を除去
する際に酸化とウェットエッチング法を用いているため
工程能力が高い。その理由は、酸化の膜厚コントロール
は比較的容易であり、またシリコン基板上の酸化膜はＨ
Ｆ系の水溶液にてエッチングすることによりシリコン表
面にダメージを与えず除去できるためである（掘れ量は
０Åである）。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。図１は、本実施の形態の半導
体装置の製造方法を順を追って示す工程断面図である。
ここでは、ＮＰＮトランジスタを有する半導体装置の場
合について説明する。図１（ａ）に示すように、Ｎ型Ｓ
ｉウェーハ４（第１導電型のシリコン基板）上に２００
〜１０００Åの酸化膜３（第１の絶縁膜）、１０００〜
３０００ÅのＰ型不純物ドープポリシリコン２（第２導
電型の不純物を含む第１のポリシリコン膜）、５００〜
３０００Åの窒化膜１（第２の絶縁膜）を形成する。次
に、図１（ｂ）に示すように、１μｍ厚のフォトレジス
ト５のパターンを用いて窒化膜１、Ｐ型不純物ドープポ
リシリコン２をドライエッチングし、酸化膜３をウェッ
トエッチングする事により、Ｐ型不純物ドープポリシリ
コン２の下部に１０００〜３０００Å程度のサイドエッ
チングを生じさせる。
て図面を用いて説明する。図１は、本実施の形態の半導
体装置の製造方法を順を追って示す工程断面図である。
ここでは、ＮＰＮトランジスタを有する半導体装置の場
合について説明する。図１（ａ）に示すように、Ｎ型Ｓ
ｉウェーハ４（第１導電型のシリコン基板）上に２００
〜１０００Åの酸化膜３（第１の絶縁膜）、１０００〜
３０００ÅのＰ型不純物ドープポリシリコン２（第２導
電型の不純物を含む第１のポリシリコン膜）、５００〜
３０００Åの窒化膜１（第２の絶縁膜）を形成する。次
に、図１（ｂ）に示すように、１μｍ厚のフォトレジス
ト５のパターンを用いて窒化膜１、Ｐ型不純物ドープポ
リシリコン２をドライエッチングし、酸化膜３をウェッ
トエッチングする事により、Ｐ型不純物ドープポリシリ
コン２の下部に１０００〜３０００Å程度のサイドエッ
チングを生じさせる。
【００１１】そして、図１（ｃ）に示すように、全面に
２００〜１０００Åのノンドープポリシリコン６（不純
物を含まない第２のポリシリコン膜）を形成する。続い
て、図１（ｄ）に示すように、全面酸化を行うと、サイ
ドエッチ部に埋め込まれた部分以外の２００〜１０００
Åのノンドープポリシリコン６がシリコン酸化膜３に変
わる。図１（ｅ）に示すように、この状態でＨＦ系のエ
ッチングを行うと、シリコン酸化膜３はエッチング除去
され、サイドエッチ部のみにノンドープポリシリコン６
が埋め込まれた状態となる。次に、図１（ｆ）に示すよ
うに、ボロンのイオン注入によりベース領域７を形成
し、２００〜１０００Åの酸化膜３と５００〜３０００
Åの窒化膜１を全面に成長する。
２００〜１０００Åのノンドープポリシリコン６（不純
物を含まない第２のポリシリコン膜）を形成する。続い
て、図１（ｄ）に示すように、全面酸化を行うと、サイ
ドエッチ部に埋め込まれた部分以外の２００〜１０００
Åのノンドープポリシリコン６がシリコン酸化膜３に変
わる。図１（ｅ）に示すように、この状態でＨＦ系のエ
ッチングを行うと、シリコン酸化膜３はエッチング除去
され、サイドエッチ部のみにノンドープポリシリコン６
が埋め込まれた状態となる。次に、図１（ｆ）に示すよ
うに、ボロンのイオン注入によりベース領域７を形成
し、２００〜１０００Åの酸化膜３と５００〜３０００
Åの窒化膜１を全面に成長する。
【００１２】そして、図１（ｇ）に示すように、窒化膜
１をエッチバックし、残った酸化膜３をウェットエッチ
ングで除去し、サイドウォールを形成する。次に、全面
に１０００〜３０００Åのポリシリコンを成長させ、砒
素をイオン注入し、図１（ｈ）に示すように、エミッタ
形成用の砒素ドープポリシリコン８のパターンを形成す
る。その後、７００〜１２００℃でアニールする事によ
ってＰ型不純物ドープポリシリコン２からノンドープボ
リシリコン６を介して基板中にＰ型不純物が拡散され、
グラフトベース領域１０が形成される。また、砒素ドー
プポリシリコン８から基板中に砒素が拡散され、エミッ
タ領域９が形成される。最後に、図１（ｉ）に示すよう
に、ベース電極１２とエミッタ電極１１を形成し、裏面
をコレクタとするＮＰＮトランジスタが形成される。
１をエッチバックし、残った酸化膜３をウェットエッチ
ングで除去し、サイドウォールを形成する。次に、全面
に１０００〜３０００Åのポリシリコンを成長させ、砒
素をイオン注入し、図１（ｈ）に示すように、エミッタ
形成用の砒素ドープポリシリコン８のパターンを形成す
る。その後、７００〜１２００℃でアニールする事によ
ってＰ型不純物ドープポリシリコン２からノンドープボ
リシリコン６を介して基板中にＰ型不純物が拡散され、
グラフトベース領域１０が形成される。また、砒素ドー
プポリシリコン８から基板中に砒素が拡散され、エミッ
タ領域９が形成される。最後に、図１（ｉ）に示すよう
に、ベース電極１２とエミッタ電極１１を形成し、裏面
をコレクタとするＮＰＮトランジスタが形成される。
【００１３】本実施の形態の半導体装置の製造方法にお
いては、ノンドープポリシリコン６を除去する際にノン
ドープポリシリコン６を一旦酸化膜３に変え、この酸化
膜３をウェットエッチングにより除去している。すなわ
ち、ノンドープポリシリコン６の除去にドライエッチン
グを用いないため、ベース領域表面にダメージが入らな
い。したがって、基板表面のダメージに起因するリーク
電流の発生、ベース抵抗の増大等の問題が生じることが
なく、良好なトランジスタ特性を安定して得ることがで
きる。また、ノンドープポリシリコン６を除去するとき
に酸化とウェットエッチング法を用いているため工程能
力が高い。
いては、ノンドープポリシリコン６を除去する際にノン
ドープポリシリコン６を一旦酸化膜３に変え、この酸化
膜３をウェットエッチングにより除去している。すなわ
ち、ノンドープポリシリコン６の除去にドライエッチン
グを用いないため、ベース領域表面にダメージが入らな
い。したがって、基板表面のダメージに起因するリーク
電流の発生、ベース抵抗の増大等の問題が生じることが
なく、良好なトランジスタ特性を安定して得ることがで
きる。また、ノンドープポリシリコン６を除去するとき
に酸化とウェットエッチング法を用いているため工程能
力が高い。
【００１４】なお、本発明の技術範囲は上記実施の形態
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態ではＮＰＮトランジスタについて説
明したが、使用する不純物を変えることによりＰＮＰト
ランジスタにも適用できる。また、埋込層を形成するこ
とにより表面にコレクタ電極を引き出す構造のトランジ
スタにも適用可能である。また、リンドープポリシリコ
ンと砒素ドープポリシリコンを形成する方法としては、
ポリシリコン成長と同時に不純物を導入する方法と、ポ
リシリコン成長後にイオン注入にて不純物を導入する方
法の２種類が考えられる。
に限定されるものではなく、本発明の趣旨を逸脱しない
範囲において種々の変更を加えることが可能である。例
えば上記実施の形態ではＮＰＮトランジスタについて説
明したが、使用する不純物を変えることによりＰＮＰト
ランジスタにも適用できる。また、埋込層を形成するこ
とにより表面にコレクタ電極を引き出す構造のトランジ
スタにも適用可能である。また、リンドープポリシリコ
ンと砒素ドープポリシリコンを形成する方法としては、
ポリシリコン成長と同時に不純物を導入する方法と、ポ
リシリコン成長後にイオン注入にて不純物を導入する方
法の２種類が考えられる。
【００１５】
【発明の効果】以上、詳細に説明したように、本発明の
半導体装置の製造方法によれば、ノンドープポリシリコ
ンの除去にドライエッチングを用いないため、ベース領
域表面にダメージが入らない。したがって、基板表面の
ダメージに起因するリーク電流の発生、ベース抵抗の増
大等の問題が生じることがなく、良好なトランジスタ特
性を安定して得ることができる。また、ノンドープポリ
シリコンを除去する際に制御性の良い酸化とウェットエ
ッチング法を用いているため、高い工程能力を得ること
ができる。
半導体装置の製造方法によれば、ノンドープポリシリコ
ンの除去にドライエッチングを用いないため、ベース領
域表面にダメージが入らない。したがって、基板表面の
ダメージに起因するリーク電流の発生、ベース抵抗の増
大等の問題が生じることがなく、良好なトランジスタ特
性を安定して得ることができる。また、ノンドープポリ
シリコンを除去する際に制御性の良い酸化とウェットエ
ッチング法を用いているため、高い工程能力を得ること
ができる。
【図１】 本発明の実施の形態である半導体装置の製造
方法を示す工程断面図である。
方法を示す工程断面図である。
【図２】 従来の半導体装置の製造方法の一例を示す工
程断面図である。
程断面図である。
【符号の説明】 １ 窒化膜 ２ Ｐ型不純物ドープポリシリコン ３ 酸化膜 ４ Ｎ型Ｓｉウェーハ ５ フォトレジスト ６ ノンドープポリシリコン ７ ベース領域 ８ 砒素ドープポリシリコン ９ エミッタ領域 １０ ベース領域 １１ エミッタ電極 １２ ベース電極
Claims (3)
- 【請求項１】 第１導電型のシリコン基板上に第１の絶
縁膜、前記第１導電型と逆の導電型である第２導電型の
不純物を含む第１のポリシリコン膜、第２の絶縁膜を順
次形成する工程と、 前記第２の絶縁膜および前記第１のポリシリコン膜をパ
ターニングして開口部を形成した後、サイドエッチング
を生じさせるように前記第１の絶縁膜をエッチングして
前記開口部の下部にサイドエッチ部を形成する工程と、 該サイドエッチ部および前記開口部の内壁を含む基板全
面に不純物を含まない第２のポリシリコン膜を形成する
工程と、 全面酸化を行うことによって前記サイドエッチ部に埋め
込まれた部分以外の前記第２のポリシリコン膜をシリコ
ン酸化膜に変化させる工程と、 ウェットエッチング法を用いて前記第２のポリシリコン
膜から変化した全てのシリコン酸化膜を除去し、前記サ
イドエッチ部のみに前記第２のポリシリコン膜を残す工
程と、 前記シリコン基板に第２導電型の不純物を導入すること
により前記開口部下方のシリコン基板にベース領域を形
成する工程と、酸化膜および窒化膜を順次全面に形成し、該窒化膜をエ
ッチバックし、残った酸化膜をウェットエッチングで除
去することにより、サイドウォールを形成する工程と、 前記開口部上に第１導電型の不純物を含むエミッタ形成
用のポリシリコンパターンを形成する工程と、 熱処理を施すことによって、前記第１のポリシリコン膜
中の第２導電型不純物を前記サイドエッチ部に残した第
２のポリシリコン膜を介して前記シリコン基板中に拡散
させてグラフトベース領域を形成するとともに、前記ポ
リシリコンパターン中の第１導電型不純物を前記シリコ
ン基板中に拡散させてエミッタ領域を形成する工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１に記載の半導体装置の製造方法
において、 前記シリコン基板の裏面側にコレクタ電極を有するバイ
ポーラトランジスタを形成することを特徴とする半導体
装置の製造方法。 - 【請求項３】 請求項１に記載の半導体装置の製造方法
において、 前記シリコン基板に埋込層を形成することによって基板
表面側にコレクタ電極を有するバイポーラトランジスタ
を形成することを特徴とする半導体装置の製造方法。
Priority Applications (7)
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|---|---|---|---|
| JP10084713A JP3005517B2 (ja) | 1998-03-30 | 1998-03-30 | 半導体装置の製造方法 |
| KR1019990010768A KR100301531B1 (ko) | 1998-03-30 | 1999-03-29 | 트랜지스터 특성을 저하시키지 않는 바이폴라 트랜지스터 제조 방법 |
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| CN99103424A CN1129174C (zh) | 1998-03-30 | 1999-03-30 | 能够抑制晶体管特性退化的制造双极晶体管的方法 |
| DE69901752T DE69901752T2 (de) | 1998-03-30 | 1999-03-30 | Methode zur Herstellung eines Bipolartransistors mit Eigenschaften zur Unterdrückung der Verschlechterung von Transistor-Charakteristiken |
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| JP10084713A JP3005517B2 (ja) | 1998-03-30 | 1998-03-30 | 半導体装置の製造方法 |
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| JP (1) | JP3005517B2 (ja) |
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| JPH0669217A (ja) * | 1992-08-20 | 1994-03-11 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH06168951A (ja) * | 1992-12-01 | 1994-06-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH06275633A (ja) * | 1993-03-22 | 1994-09-30 | Miyazaki Oki Electric Co Ltd | バイポーラ型半導体装置およびその製造方法 |
| JPH0766214A (ja) * | 1993-08-26 | 1995-03-10 | Oki Electric Ind Co Ltd | バイポーラ型半導体集積回路装置の製造方法 |
| JP2720793B2 (ja) * | 1994-05-12 | 1998-03-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5523244A (en) * | 1994-12-19 | 1996-06-04 | Hughes Aircraft Company | Transistor fabrication method using dielectric protection layers to eliminate emitter defects |
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- 1998-03-30 JP JP10084713A patent/JP3005517B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-29 TW TW088105054A patent/TW417275B/zh not_active IP Right Cessation
- 1999-03-29 KR KR1019990010768A patent/KR100301531B1/ko not_active IP Right Cessation
- 1999-03-30 CN CN99103424A patent/CN1129174C/zh not_active Expired - Fee Related
- 1999-03-30 US US09/281,286 patent/US6124181A/en not_active Expired - Fee Related
- 1999-03-30 DE DE69901752T patent/DE69901752T2/de not_active Expired - Fee Related
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