CN1230771A - 能够抑制晶体管特性退化的制造双极晶体管的方法 - Google Patents

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Abstract

在制造双极晶体管的方法中,第一绝缘层(2)、第一多晶硅层(3)、和第二绝缘层(4)依次形成在半导体衬底(1)上。然后第二绝缘层和第一多晶硅层被构图以在其中形成开口。然后,使用第二绝缘层和第一多晶硅层做掩模,过腐蚀第一绝缘层。再在整个表面上形成第二多晶硅层。对除了第一多晶硅层下面部分的第二多晶硅层之外的第二多晶硅层进行氧化工艺,用湿法腐蚀工艺去掉第二多晶硅层的氧化部分。然后第二导电型的杂质被注入到半导体衬底中以形成基区。

Description

能够抑制晶体管特性退化的制造双极晶体管的方法
本发明涉及用于制造双极晶体管的方法。
在用于制造双极晶体管的第一现有技术方法中，第一绝缘层、第二导电型的第一多晶硅层和第二绝缘层依次形成在第一导电型半导体衬底上。然后第二绝缘层和第一多晶硅层被构图以在其中形成开口。然后，使用第二绝缘层和第一多晶硅层做掩模，过腐蚀(over etched)第一绝缘层。再在整个表面上形成第二多晶硅层。用各向同性腐蚀工艺腐蚀除了第一多晶硅层下面的部分第二多晶硅层之外的第二多晶硅层。第二导电型杂质被注入到半导体衬底中以形成基区。在第一和第二多晶硅层的侧壁上形成侧壁绝缘层。然后在基区上形成第一导电型的第三多晶硅层。最后进行退火操作。结果第二导电型的杂质从第一多晶硅层经过第二多晶硅层扩散到半导体衬底中以形成接合(graft)基区，并且第一导电型杂质从第三多晶硅层扩散到基区中以形成发射区。这将在后面详细解释。
但是在上述第一现有技术方法中，由于半导体衬底也是在用于腐蚀第二多晶硅层的各向同性腐蚀工艺中被腐蚀的，所以晶体管的特性退化。例如，可能产生漏电流，而且接合基区不能与增加基极电阻的基层电连接。
在用于制造双极晶体管的第二现有技术方法中，第一现有技术方法的第二多晶硅层被氧化，并且其被氧化的部分用干法腐蚀工艺被去掉(参见JP-A-62-169364)。
但是在上述第二现有技术方法中，由于半导体衬底被用于去掉第二多晶硅层的氧化部分的干法腐蚀工艺损伤，所以晶体管特性仍是变坏。
本发明的目的是抑制双极晶体管的特性的退化。
根据本发明的目的，在用于制造双极晶体管的方法中，第一绝缘层、第二导电型的第一多晶硅层和第二绝缘层依次形成在第一导电型半导体衬底上；然后第二绝缘层和第一多晶硅层被构图以在其中形成开口；然后，使用第二绝缘层和第一多晶硅层做掩模过腐蚀(over etched)第一绝缘层；再在整个表面上形成第二多晶硅层；对除了第一多晶硅层下面部分的第二多晶硅层之外的第二多晶硅层进行氧化工艺，并且用湿法腐蚀工艺去掉第二多晶硅层的氧化部分；然后第二导电型的杂质被注入到半导体衬底中以形成基区；在第一和第二多晶硅层的侧壁上形成侧壁绝缘层；在基区上形成第一导电型的第三多晶硅层；最后进行退火操作；结果，第二导电型的杂质从第一多晶硅层经过第二多晶硅层扩散到半导体衬底中以形成接合基区，并且第一导电型的杂质从第三多晶硅层扩散到基区中以形成发射区；这样，由于半导体衬底几乎不能在用于腐蚀第二多晶硅层的湿法腐蚀工艺被腐蚀，所以晶体管特性几乎没下降。
通过下面参照附图与现有技术对比说明，使本发明更容易被理解，其中：
图1A到1K是解释用于制造双极晶体管的现有技术方法的剖面图；和
图2A-2L是解释根据本发明制造双极晶体管的方法的实施例的剖面图。
在介绍本发明的最佳实施例之前，首先参照图1A-1K解释用于制造双极晶体管的现有技术方法。
首先，参照图1A，对N型单晶衬底1实施氧化工艺以形成氧化硅层2。掺杂硼的多晶硅层3淀积在氧化硅层2上。然后氮化硅层4淀积在掺杂硼的多晶硅层3上。
接着参照图1B，使用光刻工艺在氮化硅层4上形成光刻胶图形层5。然后用光刻胶图形层5做掩模，用于法腐蚀工艺腐蚀氮化硅层4和掺杂硼的多晶硅层3。这样，在氮化硅层4和掺杂硼的多晶硅层2内部形成开口。然后去掉光刻胶图形层5。
再参照图1C，用氮化硅层4和掺杂硼的多晶硅层3做掩模，用湿法腐蚀工艺侧腐蚀氧化硅层2。
参照图1D，非掺杂多晶硅层6淀积在整个表面上。
参照图1E，未掺杂的多晶硅层6被用各向同性腐蚀工艺腐蚀。结果，只在氧化硅层2的侧壁上留下未掺杂的多晶硅层6。在这种情况下，大约300-2000厚的单晶硅衬底1也被腐蚀。
参照图1F，使用氮化硅层4做掩模，硼离子被注入到单晶硅衬底1中。结果，在单晶硅衬底1内部形成P型基层7。
参照图1G，氧化硅层8和氮化硅层9被依次淀积在整个表面上。
参照图1H，用干法腐蚀工艺腐蚀氮化硅层9，之后用湿法腐蚀工艺腐蚀氧化硅层8。结果，用氧化硅层8和氮化硅层9形成侧壁绝缘层。
参照图1I，多晶硅层10淀积在整个表面上，然后，砷离子被注入到多晶硅层10中。然后用光刻和腐蚀工艺构图多晶硅层10。结果形成掺杂砷的多晶硅层10。
然后参照图1J，进行退火操作，结果，硼离子从掺杂硼的多晶硅层3经过未掺杂的多晶硅层6扩散到单晶硅衬底1，由此在单晶硅衬底1内部形成P+型接合基区11。同时，砷离子从掺杂砷的多晶硅层10扩散到P型基层7，从而在P型基层7内部形成N型发射区12。
最后，参照图1K，形成发射极13E和基极13B。注意，基极13B经过多晶硅层3和6连接到接合基区11。这样就完成了具有作为与集电极电极(未示出)连接的集电极的单晶硅衬底1的NPN型晶体管。
但是在图1A-1K所示的方法中，由于单晶硅衬底1也在用于腐蚀未掺杂的多晶硅层6的各向同性腐蚀工艺被腐蚀，所以晶体管特性下降。例如，漏电流可能增加，而且P+型接合基区11不能与增加基极电阻的P型基层7电连接。
下面参照图2A-2K介绍根据本发明的制造双极晶体管的方法的实施例。
首先参照图2A，用与图1A同样的方式，对N型单晶硅衬底1进行氧化工艺以形成200-1000厚的氧化硅层2，然后约1000-3000厚的掺杂硼的多晶硅层3淀积在氧化硅层2上。然后500-3000厚的氮化硅层4淀积在掺杂硼的多晶硅层3上。
参照图2B，以与图1B同样的方式，使用光刻工艺在氮化硅层4上形成约1μm厚的光刻胶图形层5。用光刻胶图形层5做掩模，用干法腐蚀工艺腐蚀氮化硅层4和掺杂硼的多晶硅层3。从而在氮化硅层4和掺杂硼的多晶硅层2内部形成开口。然后去掉光刻胶图形层5。
参照图2C，以与图1C同样的方式，用氮化硅层4和掺杂硼的多晶硅层3做掩模，用湿法腐蚀工艺侧腐蚀约1000-3000厚的氧化硅层2。
参照图2D，以与图1D同样的方式，在整个表面上淀积约200-1000厚的未掺杂的多晶硅层6。
参照图2E，进行氧化工艺，结果，未掺杂的多晶硅层6的暴露部分被转变成氧化硅层6a。
参照图2F，使用氟化氢用湿法腐蚀工艺腐蚀氧化硅层6a。结果，只在氧化硅层2的侧壁上留下未掺杂的多晶硅层6。注意在这种情况下，单晶硅衬底1几乎不被腐蚀。
参照图2G，以与图1F同样的方式，用氮化硅层4做掩模，硼离子被注入到单晶硅衬底1中。结果在单晶硅衬底1内部形成P型基层7。
参照图2H，以与图1G同样的方式，约200-1000厚的氧化硅层8和约500-3000厚的氮化硅层9依次淀积在整个表面上。
参照图2I，以与图1H同样的方式，用干法腐蚀工艺深腐蚀氮化硅层9，之后，用湿法腐蚀工艺腐蚀氧化硅层8。结果，用氧化硅层8和氮化硅层9形成侧壁绝缘层。
参照图2J，以与图1I同样的方式，约1000-3000厚的多晶硅层10淀积在整个表面上，然后砷离子被注入到多晶硅层10中。再用光刻和腐蚀工艺构图多晶硅层10。结果形成掺杂砷的多晶硅层10。
参照图2K，以与图1J同样的方式，在约700到1200℃进行退火操作。结果硼离子从掺杂硼的多晶硅层3经过未掺杂的多晶硅层6扩散到单晶硅衬底1，由此在单晶硅衬底1内部形成P+型接合基区11。同时，砷离子从掺杂砷的多晶硅层10扩散到P型基层7，由此在P型基区7内部形成N型发射区12。
最后，参照图2L，以与图1K同样的方式，形成发射极13E和基极13B。注意基极13B经过多晶硅层3和6连接到接合基区11。这样，就完成了具有作为与集电极电极(未示出)连接的集电极的单晶硅衬底1的NPN型晶体管。
在图2A-2L所示的方法中，由于单晶硅衬底1在用于腐蚀未掺杂的多晶硅层6的湿法腐蚀工艺中几乎不被腐蚀，所以可以抑制漏电流，而且P+型接合基区11可以可靠地连接到抑制基极电阻增加的P型基层7。
在上述实施例中，可以在多晶硅层3和10生长的同时将杂质离子引入到其中，或在生长之后离子注入。
而且，由于用氧化工艺和湿法腐蚀工艺去掉未掺杂的多晶硅层6，而不是用干法腐蚀工艺，所以制造成本可以降低。
注意，本发明还适用于集电极掩埋层型双极晶体管，其中拉出的(pull-out)集电极形成在单晶硅衬底的前表面上。另外，本发明还适用于制造PNP型晶体管的方法。
如上所述，根据本发明，由于半导体衬底在未掺杂的多晶硅层的去除工艺中几乎不被腐蚀，所以可以抑制晶体管特性的退化。

Claims (6)

1．制造双极晶体管的方法，包括以下步骤：
在第一导电型的半导体衬底(1)上形成第一绝缘层(2)；
在所述第一绝缘层上形成第二导电型的第一多晶硅层(3)；
在所述第一多晶硅层上形成第二绝缘层(4)；
构图所述第二绝缘层和所述第一多晶硅层以在所述第二绝缘层和所述第一多晶硅层内部形成开口；
在形成所述开口之后，用所述第二绝缘层和所述第一多晶硅层做掩模，过腐蚀所述第一绝缘层；
过腐蚀所述第一绝缘层之后，在所述半导体衬底、所述第一和第二绝缘层和所述第一多晶硅层的暴露的整个表面上形成第二多晶硅层(6)；
对除了所述第一多晶硅层下面的所述第二多晶硅层部分以外的所述第二多晶硅层进行氧化工艺；
用湿法腐蚀工艺去掉所述第二多晶硅层的氧化部分；
在去掉所述第二多晶硅层的氧化部分之后，向所述半导体衬底中注入所述第二导电型的杂质以在所述半导体衬底的内部形成基区；
形成所述基区之后，在所述第一和第二多晶硅层的侧壁上形成侧壁绝缘层(8,9)；
在形成所述侧壁绝缘层之后，在所述半导体衬底的所述基区上形成所述第一导电型的第三多晶硅层(10)；
进行退火工艺，从而所述第二导电型的杂质从所述第一多晶硅层经过所述第二多晶硅层扩散到所述半导体衬底中，从而在所述半导体衬底内部形成接合基区(11)，并且所述第一导电型的杂质从所述第三多晶硅层扩散到所述半导体衬底的所述基区中，从而在所述基区内部形成发射区(12)。
2．根据权利要求1所述的制造双极晶体管的方法，其中所述第二多晶硅层是未掺杂的。
3．根据权利要求1所述的制造双极晶体管的方法，其中所述半导体衬底是由单晶硅制成。
4．根据权利要求1所述的制造双极晶体管的方法，其中所述第一绝缘层是由氧化硅制成。
5．根据权利要求1所述的制造双极晶体管的方法，其中所述第二绝缘层是由氮化硅制成。
6．根据权利要求1所述的制造双极晶体管的方法，其中所述侧壁绝缘层包括氧化硅和氮化硅的叠层。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100385617C (zh) * 2004-08-31 2008-04-30 因芬尼昂技术股份公司 绝缘硅基板上单片集成铅直装置制造方法
CN1941406B (zh) * 2005-09-30 2010-09-22 半导体元件工业有限责任公司 形成自对准晶体管的方法及其结构
CN105097506A (zh) * 2014-04-29 2015-11-25 无锡华润上华半导体有限公司 多晶硅发射极垂直npn晶体管的制造方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002531947A (ja) * 1998-11-13 2002-09-24 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ バイポーラトランジスタからなる半導体装置の製造方法
DE102007010563A1 (de) * 2007-02-22 2008-08-28 IHP GmbH - Innovations for High Performance Microelectronics/Institut für innovative Mikroelektronik Selektives Wachstum von polykristallinem siliziumhaltigen Halbleitermaterial auf siliziumhaltiger Halbleiteroberfläche
JP5239254B2 (ja) * 2007-08-22 2013-07-17 サンケン電気株式会社 絶縁ゲート型半導体素子の製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62169364A (ja) * 1985-07-31 1987-07-25 Hitachi Denshi Ltd 半導体装置の製造方法
JPH04122029A (ja) * 1990-09-13 1992-04-22 Nec Corp 半導体装置の製造方法
JPH04192335A (ja) * 1990-11-24 1992-07-10 Nec Corp 半導体装置の製造方法
JPH0669217A (ja) * 1992-08-20 1994-03-11 Fujitsu Ltd 半導体装置の製造方法
JPH06168951A (ja) * 1992-12-01 1994-06-14 Fujitsu Ltd 半導体装置の製造方法
JPH06275633A (ja) * 1993-03-22 1994-09-30 Miyazaki Oki Electric Co Ltd バイポーラ型半導体装置およびその製造方法
JPH0766214A (ja) * 1993-08-26 1995-03-10 Oki Electric Ind Co Ltd バイポーラ型半導体集積回路装置の製造方法
JP2720793B2 (ja) * 1994-05-12 1998-03-04 日本電気株式会社 半導体装置の製造方法
US5523244A (en) * 1994-12-19 1996-06-04 Hughes Aircraft Company Transistor fabrication method using dielectric protection layers to eliminate emitter defects
JP2746225B2 (ja) * 1995-10-16 1998-05-06 日本電気株式会社 半導体装置及びその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100385617C (zh) * 2004-08-31 2008-04-30 因芬尼昂技术股份公司 绝缘硅基板上单片集成铅直装置制造方法
US7618865B2 (en) 2004-08-31 2009-11-17 Infineon Technologies Ag Method in the fabrication of a monolithically integrated vertical device on an SOI substrate
CN1941406B (zh) * 2005-09-30 2010-09-22 半导体元件工业有限责任公司 形成自对准晶体管的方法及其结构
CN105097506A (zh) * 2014-04-29 2015-11-25 无锡华润上华半导体有限公司 多晶硅发射极垂直npn晶体管的制造方法
CN105097506B (zh) * 2014-04-29 2018-11-27 无锡华润上华科技有限公司 多晶硅发射极垂直npn晶体管的制造方法

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Publication number Publication date
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DE69901752T2 (de) 2003-02-06
EP0948040A1 (en) 1999-10-06
DE69901752D1 (de) 2002-07-18
US6124181A (en) 2000-09-26
EP0948040B1 (en) 2002-06-12
KR100301531B1 (ko) 2001-10-29
JP3005517B2 (ja) 2000-01-31
JPH11283991A (ja) 1999-10-15

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