CN1083159C - 有稳定双极晶体管和肖特基二极管的半导体器件制造方法 - Google Patents
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Abstract
一种制造LDD结构的MOS晶体管和双极晶体管[或肖特基(Schottky)势至二极管(SBD)]，在MOS晶体管区和双极晶体管区(或SBD)上面，形成栅绝缘层(8)。然后，在MOS晶体管区上面，形成栅电极(G、G’)。在整个表面上面，形成绝缘层，利用反应离子腐蚀工艺，对其进行深腐蚀，以便形成侧壁隔离层(12)。利用栅电极和其侧壁隔离层作为掩模。通过湿腐蚀工艺、腐蚀MOS晶体管区和双极晶体管区。
Description
本发明涉及制造半导体器件的方法，特别是涉及在相同衬底上制造轻掺杂漏(LDD)型MOS晶体管，和双极晶体管或肖特基势垒二极管(SBD)的方法。
为了避免因热载流子造成精细结构的MOS器件退化，广泛地利用LDD结构。
按照制造LDD结构的MOS晶体管和双极晶体管或SBD的现有技术方法，在MOS晶体管区和双极晶体管区或SBD区上面形成栅绝缘层。然后，在整个表面上形成绝缘层，通过反应离子式腐蚀(RIE)方法对其进行深腐蚀，只在栅电极的侧壁上形成侧壁隔离层。为了除掉因RIE工艺损伤的部分双极晶体管或SBD区，利用光致抗蚀剂图形作为掩模，通过化学腐蚀方法，腐蚀掉受到损伤的部分。这将在以后详细地说明。
但是，按照上述现有技术的制造方法，需要增加形成光致抗蚀剂图形的光刻工艺，这样增加了制造的成本。
本发明的目的是减少制造包括MOS晶体管、和双极晶体管或SBD的半导体器件的成本。
按照本发明，在制造LDD结构的MOS晶体管和双极晶体管或SBD方法中，在MOS晶体管区和双极晶体管或者SBD区上面形成栅绝缘层。然后在MOS晶体管区形成栅电极。在整个表面上形成绝缘层，利用RIB方法进行深腐蚀以便形成侧壁隔离层。利用栅电极和它的侧壁隔离层作为掩模，通过化学湿腐蚀、腐蚀MOS晶体管区和双极晶体管区。湿腐蚀工艺使用了由NH4OH/H2O2/H2O构成的氨水/过氧化氢水的混合物(APM)。
没用附加的光刻工艺，这样除掉了由RIE工艺而损伤的部分双极晶体管(或者SBD)。
按照本发明，提供了一种制造BiMOS器件的方法，其包括：在半导体衬底上面，分别形成第1和第2半导体层，所述第1半导体层限定一个MOS晶体管区，所述第2半导体层限定一双极晶体管区；在所述第1和第2半导体层上，形成栅绝缘层；在所述第1半导体层的所述栅绝缘层上，形成栅电极；在所述栅电极上形成绝缘层；利用反应离子腐蚀工艺，深腐蚀绝缘层，只在所述栅电极的侧壁上留下作为侧壁隔离层的所述绝缘层；利用所述栅电极和所述侧壁隔离层作为掩模通过湿腐蚀工艺腐蚀所述第1和第2半导体层，该湿腐蚀工艺使用了由NH4OH/H2O2/H2O构成的氨水/过氧化氢水的混合物。
按照本发明，提供了另一种制造BiMOS器件的方法，其包括：在半导体衬底上面，分别形成第1、第2、第3半导体层，所述第1半导体层限定PMOS晶体管区，所述第二半导体层限定NMOS晶体管区，所述第3半导体层限定双极晶体管区；在所述第1和第2半导体层上形成栅绝缘层；分别在所述第1和第2半导体层的所述栅绝缘层上面，形成第1和第2栅电极；在所述第1和第2栅电极上形成绝缘层；利用反应离子腐蚀工艺，腐蚀所述绝缘层，只在所述第1和2栅电极的侧壁上，留下作为侧壁隔离层的所述绝缘层；利用所述的第1和第2栅电极和所述侧壁隔离层作为掩模，通过湿腐蚀工艺，腐蚀掉所述第1、第2和第3半导体层，该湿腐蚀工艺使用了由NH4OH/H2O2/H2O构成的氨水/过氧化氢水的混合物。
按照本发明，提供了一种制造MOS器件和肖特基(Schootky)势垒二极管(SBD)的方法，其包括：在所述半导体衬底上面，形成第1和第2半导体层，所述第1半导体层限定MOS晶体管区，所述第2半导体层限定SBD区；在所述第1和第2半导体层上形成栅绝缘层；在用于所述第1半导体层的所述栅绝缘层上面，形成栅电极；在所述栅电极上面，形成绝缘层；利用反应离子腐蚀工艺，深腐蚀所述绝缘层，只在所述栅电极的侧壁上留下作为侧壁隔离层的所述绝缘层；利用所述栅电极和所述侧壁绝缘层作为掩模，湿腐蚀所述第1和第2半导体层，该湿腐蚀工艺使用了由NH4OH/H2O2/H2O构成的氨水/过氧化氢水的混合物。
按照本发明，提供了一种制造CMOS器件和肖特基(Schottky)势垒二极管(SBD)的方法，其包括：在半导体衬底上面，分别形成第1、第2、第3半导体层，所述第1半导体层限定PMOS晶体管区，所述第2半导体层限定NMOS晶体管区，所述第3半导体层限定SBD区；在所述第1和第2半导体层上面，形成栅绝缘层；分别在所述的第1和第2半导体层的所述栅绝缘层上面，形成第1和第2栅电极；在所述第1和第2栅电极上面，形成绝缘层；利用反应离子腐蚀工艺，深腐蚀所述绝缘层，只在第1和第2栅电极的侧壁上留下作为侧壁隔离层的所述绝缘层；利用所述第1和第2栅电极和所述侧壁隔离层作为掩模，通过湿腐蚀工艺腐蚀所述第1、第2和第3半导体层，该湿腐蚀工艺使用了由NH4OH/H2O2/H2O构成的氨水/过氧化氢水的混合物。
通过结合附图并和现有技术进行比较的说明，将更清楚地了解本发明。
图1A到图1G是表示制造BiCMOS器件现有技术方法的剖视图；
图2A到图2G是表示按照本发明制造半导体器件方法第1实施例的剖视图。
图3A到图3G是表示按照本发明制造半导体器件方法第二实施例的剖视图。
在说明最佳实施例之前，将结合附图1A到图1G说明制造BiCMOS型器件的现有技术方法。
首先，参看图1A，在P-型单晶硅衬底1上面，生长N-型外延硅层2。接着，通过局部氧化硅(LOCOS)工艺形成场氧化硅层3以便分成PMOS区，NMOS区和双极晶体管(BIP)区。在BIP区的集电极露出部分中选择地形成N+型集电极杂质扩散区4，在BIP区内选择地形成N+-型埋层5。把磷离子注入到PMOS区，以便在PMOS区内形成N-型阱6，把硼离子注入到NMOS区中，以便在NMOS区中形成P-型阱6’。把硼离子注入到N-型外延硅层2和N-型阱6之间的部分中，以便形成P-型沟道区停止区7。
接着，参看图1B，通过热氧化N--型外延硅层2，N+-型集电区的掺杂区4，N-型阱6和P-型阱6’生成栅氧化硅层8。然后，通过化学气相淀积(CVD)工艺淀积掺磷多晶硅层9，通过溅射工艺，在多晶硅层9上面，淀积由WSi或者类似材料构成的难熔金属层10，通过光刻和腐蚀工艺，把多晶硅层9和难熔金属层10形成图形，以便在PMOS区上形成栅电极G和在NMOS区上形成栅电极G’。利用栅电极G和光致抗蚀剂图形(未表示)作为掩模，把硼离子注入到PMOS区，以便形成具有低浓度的LDD结构的P-型杂质扩散区(源/漏)11S和11D。同样地，利用栅电极G’和光致抗蚀剂图形(未表示)作掩模，把磷离子注入到NMOS区，以便形成具有低浓度的LDD结构的杂质扩散(源/漏)区11S’和11D’。
参看图1C，利用CVD方法，在整个表面上淀积2000厚的氧化硅层。利用CHF3和O2气体，通过RIE处理、各向异性地深腐蚀氧化硅层，在栅电极G和G’的侧壁上留下作为侧壁隔离层12的部分。
参看图1D，形成光致抗蚀剂图形13，覆盖N+型集电区杂质扩散区4，PMOS区和NMOS区。利用光致抗蚀剂图形13作为掩模，用CF4等气体通过化学干腐蚀工艺，腐蚀掉N--型外延硅层2。在这种情况下，只除掉为了形成侧壁隔离层12，由RIE处理而损伤的厚度为0.01到0.02μm的部分N-型外延硅层2。注意，如果保留损伤的部分N--型外延硅层2并且作为双极晶体管的基区，则电子和空穴在基区中复合而减少电流放大倍数，即，破坏电流放大的直线性。然后，除掉光致抗蚀剂图形13。
参看图1E，利用栅电极G，栅电极侧壁隔离层12和光致抗蚀剂图形(未表示)作为掩模，把硼离子注入到PMOS区，形成具有高浓度LDD结构的P+-型杂质扩散区(源/漏)14S和14D。同样地，利用栅电极G’，栅电极侧壁隔离层12、光致抗蚀剂图形(未表示)作为掩模，把砷离子注入到NMOS区，以便形成具有高浓度LDD结构的N+-型杂质扩散区(源/漏)14S’和14D’ 注意，在形成P+-型杂质扩散区14S和14D的同时，形成P+接枝基区15。利用光致抗蚀剂图形(未表示)作为掩模，将硼离子注入到BIP区，以便形成P+-型基区16。
参看图1F，利用CVD方法在整个表面上生长氧化硅层17。通过光刻和RIE处理，在氧化硅层17中形成发射极引线孔18。利用CVD工艺淀积多晶硅层19，并把砷离子注入该层中，在氮气中热处理大约10到20分，形成发射区20。然后通过光刻和腐蚀处理，使多晶硅层19形成图形，以便留下多晶硅层19作为发射极电极。
最后，参看图1G，利用CVD工艺按顺序形成氧化硅层21，掺硼磷硅玻璃(BPSG)层22。利用溅射工艺，按顺序形成势垒金属层23和铝电极层24，然后构图。这样制成BiCMOS器件。
但是，在如图1A到图1G所述的制造方法中，需要形成光致抗蚀剂图形13的光刻工艺，这样增加制造成本。
图2A到图2G是表示按照本发明制造半导体器件方法第1实施例的剖视图。
参看图2A，与图1A所示情况一样，在P-型单晶硅衬底上面生长N--型外延硅层2。利用LOCOS工艺形成场氧化硅层3，以便把PMOS区，NMOS区和BIP区分开。在BIP区的集电区露出部中选择地形成N+型集电区杂质扩散区4、在BIP区中选择地形成N+型埋层5。把磷离子注入到PMOS区中，以便在PMOS区中形成N阱6，把硼离子注入到NMOS区中，以便在NMOS区中形成P阱6’。把硼离子注入到N--型外延硅层2和N-型阱6之间的区中，以便形成P-型沟道停止区7。
参看图2B按和图1B相类似的方式，在H2-O2气氛中，在大约750到850℃下，热氧化N--型外延硅层2，N+集电极杂质区4，N型阱6和P型阱6′，形成大约100到150厚的栅氧化硅层8。利用CVD工艺淀积大约1000到2000厚的掺磷多晶硅层9，利用溅射方法在多晶硅层9上面，淀积厚度大约为1000到2000的由WSi等构成的难熔金属层10。利用CVD方法在难熔金属层10上面，淀积由硅等构成的保护层31。注意，保护层31防止难熔金属层10被氨水/过氧化氢水混合物的腐蚀，在如图2D所示的步骤中，利用氨水腐蚀硅。利用光刻和腐蚀工艺，把多晶硅层9，难熔金属10，保护层31形成图形，以便在PMOS区中形成栅电极G和在NMOS区中形成栅电极G′。然后利用栅电极G和光致抗蚀剂图形(未表示)作为掩模，把大约1.0到3.0×1013的硼离子/cm2注入到PMOS区中，以便形成具有低浓度的LDD结构的P-型杂质扩散区(源/漏)区11S和11D。同样地，利用栅电极G′和光致抗蚀剂图形(未表示)作掩模，把大约1.0到3.0×1013磷离子/cm2注入到NMOS区中，以便形成具有低浓度LDD结构的N型杂质扩散区(源/漏)11S’和11D’。
参看图2C，按和图1C相类似的方式，利用CVD方法在整个表面淀积大约1500到2500A厚的氧化硅层。利用CHF3和O2RIE处理，各向异性地深腐蚀氧化硅层。在栅电极G和G′的侧壁，留下作为侧壁隔离层12的部分。
参看图2D，用比例为NH4OH∶H2O2∶H2O＝1∶4∶20的氨水/过氧化氢水的混合物腐蚀时间大约20分钟，对N--型外延层2，N+型集电极杂质扩散区4、P型杂质扩散区11S和11D，N型杂质扩散区11S′和11D′进行腐蚀。如上所述，由于存在保护层31，栅电极G和G′几乎不被氨水/过氧化氢水的混合物腐蚀。如果不存在保护层31，则难熔金属层10被氨水腐蚀，以致于双极区BIP可能被腐蚀的难熔金属污染。在这种情况下，在除掉部分N+型集电极杂质区4，P型杂质扩散区11S和11D，N型杂质扩散区11S′和11D′的同时，只有为形成侧壁隔离层12因RIE处理而损伤的，厚度大约为0.01到0.02μm的部分N-型外延硅层2被除掉。
参看图2E和图1E相类似，利用栅电极G，其侧壁隔离层12和光致抗蚀剂图形(未表示)作为掩模，把大约1.0到5.0×1015的硼离子/cm2注入到PMOS区，以便形成具有高浓度LDD结构的P杂质扩散(源/漏)区14S和14D。类似地，利用栅电极G’，其侧壁隔离层12和光致抗蚀剂图形(未表示)作为掩模，把大约1.0到5.0×1015砷离子/注入到NMOS区，以便形成具有高浓度的LDD结构的N+型杂质扩散(源/漏)区14S’和14D’。注意，在形成N型杂质扩散区14S和14D的同时，形成P+-型接枝基区15。利用光致抗蚀剂图形作为掩模(未表示)，把大约1.0到5.0×1013硼离子/cm2注玫到BIP，以便形成P型基区16。
参看图2F，和图1F相似，利用CVD方法，在整个表面上面，生长大约2000厚的氧化硅层17。利用光刻和RIE工艺，在氧化硅层17中形成发射极接触孔18。利用CVD工艺淀积大约1500到2000厚的多晶硅层19，并且把5×1015到5×1016砷离子/cm2注入到该层中。然后在氮气中，把它进行热处理，时间为大约10到20分钟，以便形成发射区20。然后，利用光刻和腐蚀工艺，把多晶硅层19形成图形，留下作为发射极电极的多晶硅层19。
最后，参看图2G，和图1G相类似，利用CVD工艺顺序地形成氧化硅层21和BPSG层22。接着，利用溅射工艺，顺序地形成势垒金属层23和铝电极层24，接着对其构图。这样制成BiCMOS。
在如图2A到图2G所示的上述第1实施例中，不需要如图1D所示的形成光致抗蚀剂图形13的光刻工艺，这样降低了制造成本。
图3A到3G是表示按照本发明制造半导体器件方法第2实施例的剖视图。在图3A到图3G中，制造肖特基(Schootky)势垒二极管(SBD)代替如图2A到图2G所示的双极型晶体管。
参看图3A，和图2A所示的类似，在P型单晶硅衬底1上，生长N型外延硅层2。利用LOCOS工艺、形成场氧化硅层3，以便把PMOS区、NMOS区和SBD区相互分开。然后在SBD区的阴极露出部分选择地形成N+型杂质扩散区4，在SBD区中选择地形成N+型埋层5。把磷离子注入到PMOS区中，以便在PMOS区中形成N型阱6，把硼离子注入到NMOS区中，以便在NMOS区中形成P型阱6’。把硼离子注入到N--型外延硅层2和N型阱6之间的部分中，以便形成P-型沟道区停止区7。
参看图3B，和图2B相似，在H2O2气氛中，在大约750到850℃下，热氧化N--型外延硅层2，N-型杂质4，N+-型阱6和P-型阱6′，生长大约100到150厚的栅氧化硅层8。利用CVD方法，淀积大约1000到2000厚的掺磷多晶硅层9，利用溅射工艺，在多晶硅层9上面，淀积大约1000到2000厚的由WSi等构成的难熔金属层10。利用CVD方法，在难熔金属层10上面，淀积由硅等构成保护层31。用光刻和腐蚀工艺、把多晶硅层9、难熔金属层10，保护层31形成图形，以便在PMOS区中形成栅电极G，在NMOS区中形成栅电极G’。利用栅电极G和光致抗蚀剂图形(未表示)作为掩模，把大约1.0到3.0×1013硼离子/cm2注入到PMOS区中，形成具有低浓度的用于LDD结构的P-型杂质扩散(源/漏)区11S和11D。类似地，利用栅电极G′和光致抗蚀剂图形(未表示)作为腌模，把大约1.0到3.0×1013磷离子/cm2注入到NMOS区中，以便形成具有低浓度和用于LDD结构的N-型杂质扩散(源/漏)区11S’和11D’。
参看图3C，其和图2C相类似，利用CVD方法在整个表面上面淀积大约1500到2500厚的氧化硅层。利用CHF3O2的气体、通过RIE处理，各向异性的深腐蚀氧化硅层，以便留下作为栅电极G和G′侧壁上面的侧壁隔离层12的部分。
参看图3D，和图2D相类似，利用比例为NH4OH∶H2O2∶H2O＝1∶4∶20的氨水，其N-型外延层2，N+-型杂质扩散区4，P-型杂质扩散区11S和11D，N型杂质扩散区14S和14D腐蚀大约20分。在这种情况，在除掉部分N+-型杂质区4，P-型杂质扩散区11S和11D，N-型杂质扩散区11S′和11D′的同时，只除掉部分的由RIE处理损伤的大约0.01到0.02μm厚的N--型外延硅层2。
参看图3E，和图2E相类似，利用栅电极G，其侧壁隔离层12和光致抗蚀剂图形(未表示)作为掩模，把大约1.0到5.0×1015硼离子/cm2，注入到PMOS区和SBD区中，以便形成具有高浓度的用于LDD结构的P+-型杂质扩散(源/漏)区14S和14D，以及关于SBD结构的P-型杂质扩散区41。类似地，利用栅电极G’，其侧壁隔离层12和光致抗蚀剂图形(未表示)作为掩模，把大约1.0到5.0×1015砷离子/cm2注入到NMOS区，形成具有高浓度的用于LDD结构的N+-型杂质扩散(源/漏)区14S’和14D’。
参看图3F，其和图2F相类似，在整个表面上，利用CVD工艺，形成大约2000厚的氧化硅层17。然后，利用光刻和RIE工艺，在氧化硅层17中形成SBD引线孔18′。然后，利用CVD工艺、淀积大约600厚的层。在氮气中在大约500℃下，热处理，形成SBD金属阳极42。然后除掉铂层。
最后，参看图3G，和图2G相类似，利用CVD方法，顺序地形成氧化硅层21和BPSG层22。接着，利用溅射工艺顺序地形成势垒金属层23和铝电极层24。这样，制成CMOS/SBD器件。
在如图3A图3G所示的上述第2实施例中，不需要如图1D所示形成光致抗蚀剂图形13的光刻工艺，于是降低了制造成本。
如上所述，按照本发明，由于可能除掉双极晶体管损伤的部分基区和SBD损伤的部分阳极区，而且没有增加光刻工艺，所以可能降低了制造的成本。
Claims (12)
1.一种制造BiMOS器件的方法，其包括：
在半导体衬底(1)上面，分别形成第1和第2半导体层(6、6′、2)，所述第1半导体层限定一个MOS晶体管区，所述第2半导体层限定一双极晶体管区；
在所述第1和第2半导体层上，形成栅绝缘层(8)；
在所述第1半导体层的所述栅绝缘层上，形成栅电极(G、G′)；
在所述栅电极上形成绝缘层(12)；
利用反应离子腐蚀工艺，深腐蚀绝缘层，只在所述栅电极的侧壁上留下作为侧壁隔离层(12)的所述绝缘层；
利用所述栅电极和所述侧壁隔离层作为掩模通过湿腐蚀工艺腐蚀所述第1和第2半导体层，该湿腐蚀工艺使用了由NH4OH/H2O2/H2O构成的氨水/过氧化氢水的混合物。
2.按照权利要求1所述的方法，其特征是，所述栅电极形成步骤包括下列步骤：
在所述栅绝缘层上，形成多晶硅层(9)；
在所述多晶硅层上，形成难熔金属层(10)；
在所述难熔金属层上，形成保护层(31)，所述保护层用于防止所述难熔金属层被所述湿腐蚀工艺腐蚀；
腐蚀所述保护层，所述难熔金属层和所述多晶硅层，以形成所述栅电极。
3.按照权利要求2的方法，其特征是，所述保护层由硅制成。
4.一种制造BiMOS器件的方法，其包括：
在半导体衬底上面，分别形成第1、第2、第3半导体层(6、6’、2)，所述第1半导体层限定PMOS晶体管区，所述第二半导体层限定NMOS晶体管区，所述第3半导体层限定双极晶体管区；
在所述第1和第2半导体层上形成栅绝缘层(8)；
分别在所述第1和第2半导体层的所述栅绝缘层上面，形成第1和第2栅电极(G，G′)；
在所述第1和第2栅电极上形成绝缘层(12)；
利用反应离子腐蚀工艺，腐蚀所述绝缘层，只在所述第1和2栅电极的侧壁上，留下作为侧壁隔离层(12)的所述绝缘层；
利用所述的第1和第2栅电极和所述侧壁隔离层作为掩模，通过湿腐蚀工艺，腐蚀掉所述第1、第2和第3半导体层，该湿腐蚀工艺使用了由NH4OH/H2O2/H2O构成的氨水/过氧化氢水的混合物。
5.按照权利要求5的方法，其特征是，所述栅电极形成步骤包括下列步骤：
在所述栅绝缘层上形成多晶硅层(9)；
在所述多晶硅层上形成难熔金属层(10)；
在所述难熔金属层上，形成保护层(31)，所述保护层防止所述难熔金属层被所述湿腐蚀工艺腐蚀；
腐蚀所述保护层、所述难熔金属层和所述多晶硅层。
6.按照权利要求5的方法，其特征是，所述保护层由硅组成。
7.一种制造MOS器件和肖特基(Schootky)势垒二极管(SBD)的方法，其包括：
在所述半导体衬底(1)上面，形成第1和第2半导体层(6、6′、2)，所述第1半导体层限定MOS晶体管区，所述第2半导体层限定SBD区；
在所述第1和第2半导体层上形成栅绝缘层(8)；
在用于所述第1半导体层的所述栅绝缘层上面，形成栅电极(G、G′)；
在所述栅电极上面，形成绝缘层(12)；
利用反应离子腐蚀工艺，深腐蚀所述绝缘层，只在所述栅电极的侧壁上留下作为侧壁隔离层(12)的所述绝缘层；
利用所述栅电极和所述侧壁绝缘层作为掩模，湿腐蚀所述第1和第2半导体层，该湿腐蚀工艺使用了由NH4OH/H2O2/H2O构成的氨水/过氧化氢水的混合物。
8.按照权利要求7的方法，其特征是，所述栅电极形成步骤包括如下步骤：
在所述栅绝缘层上形成多晶硅层(9)；
在所述多晶硅层上，形成难熔金属层(10)；
在所述难熔金属层上形成保护层(31)，所述保护层防止所述难熔金属层被所述湿腐蚀工艺腐蚀；
腐蚀所述保护层、所述难熔金属层和所述多晶硅层，以形成所述栅电极。
9.按照权利要求8的方法，其特征是，所述保护层由硅制成。
10.一种制造CMOS器件和肖特基(Schootky)势垒二极管(SBD)的方法，其包括：
在半导体衬底(1)上面，分别形成第1、第2、第3半导体层(6、6’、2)，所述第1半导体层限定PMOS晶体管区，所述第2半导体层限定NMOS晶体管区，所述第3半导体层限定SBD区；
在所述第1和第2半导体层上面，形成栅绝缘层(8)；
分别在所述第1和第2半导体层的所述栅绝缘层上面，形成第1和第2栅电极(G、G’)；
在所述第1和第2栅电极上面，形成绝缘层(12)；
利用反应离子腐蚀工艺，深腐蚀所述绝缘层，只在第1和第2栅电极的侧壁上留下作为侧壁隔离层(12)的所述绝缘层；
利用所述第1和第2栅电极和所述侧壁隔离层作为掩模，通过湿腐蚀工艺腐蚀所述第1、第2和第3半导体层，该湿腐蚀工艺使用了由NH4OH/H2O2/H2O构成的氨水/过氧化氢水的混合物。
11.按照权利要求10的方法，其特征是，所述栅电极形成步骤，包括下列步骤：
在所述栅绝缘层上，形成多晶硅层(9)；
在所述多晶硅层上，形成难熔金属层(10)；
在所述难熔金属层上、形成保护层(31)，所述保护层防止所述难熔金属层被所述湿腐蚀工艺腐蚀；
腐蚀所述保护层、所述难熔金属层和所述多晶硅层，以形成所述第1和第2栅电极。
12.按照权利要求11的方法，其特征是，所述保护层由硅组成。
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60235731A (ja) * | 1984-05-08 | 1985-11-22 | Asahi Glass Co Ltd | フロ−トガラスの製造法 |
| JPS6328578A (ja) * | 1986-06-30 | 1988-02-06 | センコ、プロダクツ、インコ | ファスナ−前進供給装置 |
| JPH039168A (ja) * | 1989-06-01 | 1991-01-17 | Aisin Seiki Co Ltd | 自動変速機のパワーテイクオフ制御装置 |
| US5338698A (en) * | 1992-12-18 | 1994-08-16 | International Business Machines Corporation | Method of fabricating an ultra-short channel field effect transistor |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4485550A (en) * | 1982-07-23 | 1984-12-04 | At&T Bell Laboratories | Fabrication of schottky-barrier MOS FETs |
| JPH0682641B2 (ja) * | 1985-10-21 | 1994-10-19 | 日本電気株式会社 | 半導体集積回路装置の製造方法 |
| JPH05114702A (ja) * | 1991-08-28 | 1993-05-07 | Fujitsu Ltd | 半導体装置の製造方法 |
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| JPH0669168A (ja) * | 1992-08-18 | 1994-03-11 | Fujitsu Ltd | 半導体装置の製造方法 |
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60235731A (ja) * | 1984-05-08 | 1985-11-22 | Asahi Glass Co Ltd | フロ−トガラスの製造法 |
| JPS6328578A (ja) * | 1986-06-30 | 1988-02-06 | センコ、プロダクツ、インコ | ファスナ−前進供給装置 |
| JPH039168A (ja) * | 1989-06-01 | 1991-01-17 | Aisin Seiki Co Ltd | 自動変速機のパワーテイクオフ制御装置 |
| US5338698A (en) * | 1992-12-18 | 1994-08-16 | International Business Machines Corporation | Method of fabricating an ultra-short channel field effect transistor |
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