KR100256283B1 - Mos 장치와 쇼트키 배리어 다이오드 제조방법 - Google Patents
Mos 장치와 쇼트키 배리어 다이오드 제조방법 Download PDFInfo
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Abstract
LDD 구조 MOS 트랜지스터와 바이폴라 트랜지스터(또는 쇼트키 배리어 다이오드(SBD))를 제조하는 방법에서, 게이트 절연층(8)은 MOS 트랜지스터 영역과 바이폴라 트랜지스터 (또는, SBD) 영역상에 형성된다. 그후에, 게이트 전극(G, G')은 MOS 트랜지스터 영역상에 형성된다. 그후에, 절연층이 전체 표면상에 형성되고, 반응이온 에칭 공정에 의해 에칭백(etching back)되어 측벽 스페이서(12)를 형성한다. MOS 트랜지스터 영역과 바이폴라 트랜지스터 영역은 게이트 전극과 그의 측벽 스페이서를 마스크로 사용하는 웨트 에칭 공정에 의해 에칭된다.
Description
본 발명은 반도체 장치를 제조하기 위한 방법에 관한 것으로 특히 얇게 도핑된 드레인(LDD)형 MOS 트랜지스터와 바이폴라 트랜지스터 또는 쇼트키 배리어 다이오드(SBD)를 동일기판상에 제조하기 위한 방법에 관한 것이다.
양호한 구조의 MOS 장치에서, 열캐리어로 인한 열화를 피하기 위해, LDD 구조가 널리 사용되어 왔다.
LDD 구조 MOS 트랜지스터와 바이폴라 트랜지스터 SBD를 제조하기 위한 종래기술 방법에서, 게이트 절연층은 MOS 트랜지스터 영역과 바이폴라 트랜지스터(또는 SBD) 영역상에 형성된다. 그후에, 절연층은 전체 표면상에 형성되고, 반응이온 에칭(RIE) 공정에 의해 에칭백되어 게이트 전극의 측벽상에만 측벽 스페이서를 형성한다. 그후에, RIE 공정에 의해 손상된 바이폴라 트랜지스터(또는 SBD) 영역의 일부를 제거하기 위해, 포토레지스트 패턴이 형성되어 MOS 트랜지스터 영역을 덮고, 손상된 부분은 마스크로 포토레지스트 패턴을 사용한 화학 에칭 공정에 의해 에칭된다. 이에 대하여 나중에 상세히 설명할 것이다.
그러나, 상기 설명된 종래기술의 제조방법에서는 포토레지스트 패턴을 형성하기 위한 부가적인 포토리소그라피 공정이 필요하므로, 제조비용이 증가된다.
본 발명의 목적은 MOS 트랜지스터와 바이폴라 트랜지스터 또는 SBD를 포함한 반도체 장치의 제조 비용을 감소시키는 것이다.
제1a도는 BiCMOS 장치를 제조하는 종래기술 방법을 도시한 횡단면도.
제2a도에서 제2g도까지는 반도체 장치를 제조하기 위한 방법의 실시예 1을 도시한 횡단면도.
제3a도에서 제3g도까지는 반도체 장치를 제조하기 위한 방법의 실시예 2를 도시한 횡단면도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 실리콘 기판 2 : 에피텍셜 실리콘층
4 : N+-형 컬렉터 불순물 확산층 5 : N+-형 매몰층
6, 6' : 웰 7 : P-형 채널 스탑퍼
8 : 게이트 산화층 9 : 폴리크리스탈린 실리콘층
10 : 내열성 금속층 G, G' : 게이트 전극
11S, 11D, 11S', 11D' : N-형 불순물 확산(소스/드레인) 영역
12 : 측벽 스페이서 13 : 포토레지스트 패턴
14S, 14D, 14S', 14D' : 고농도의 P-형 불순물 확산(소스/드레인) 영역
15 : P+-형 그래프트(graft) 베이스 영역 16 : P-형 베이스 영역
17 : 실리콘 산화층 18 : 이미터 접촉홀
19 : 폴리크리스탈린 실리콘층 20 : 이미터 영역
21 : 실리콘 산화층
22 : 포스포실리케이트(phosphosilicate) 유리(BPSG)층
23 : 배리어 금속층 24 : 알루미늄 전극층
31 : 보호층
본 발명에 의하면, LDD 구조 MOS 트랜지스터와 바이폴라 트랜지스터(또는 SBD)를 제조하기 위한 방법에서, 게이트 절연층은 MOS 트랜지스터 영역과 바이폴라 트랜지스터 (또는 SBD) 영역상에 형성된다. 그후에, 게이트 전극은 MOS 트랜지스터 영역상에 형성된다. 그후에, 절연층은 전체 표면상에 형성되고, RIE 공정에 의해 에칭백되어 측벽 스페이서를 형성한다. MOS 트랜지스터 영역과 바이폴라 트랜지스터 영역은 게이트 전극과 그의 측벽 스페이서를 마스크로 사용하는 웨트 에칭 공정(wet etching process)에 의해 에칭된다.
그러므로, RIE 공정에 의해 손상된 바이폴라 트랜지스터 또는 SBD의 일부는 부가적인 포토리소그라피 공정없이 제거된다.
본 발명은 종래 기술과 비교하여, 첨부된 도면을 참조로 한 하기 설명에 의해 더 명확히 이해될 것이다.
바람직한 실시예를 설명하기전에, BiCMOS-형 장치를 제조하기 위한 종래기술 방법을 도 1a 에서 도 1g 를 참조로 설명한다.
먼저, 도 1a 를 참조로, N--형 에피텍셜 실리콘층(2)이 P-형 단결정 실리콘 기판(1) 상에서 성장된다. 그후에, 필드 실리콘 산화층(2)이 실리콘(LOCOS) 공정의 국부 산화에 의해 형성되어, PMOS 영역과, NMOS 영역과 바이폴라 트랜지스터(BIP) 영역을 분할한다. 그후에, N+-형 컬렉터 불순물 확산층(4)이 BIP 영역의 컬렉터 제거부에 선택적으로 형성되고, N+-형 매몰층(5)이 BIP 영역내에 선택적으로 형성된다. 또한, 인이온이 PMOS 영역내에 주입되어, N-형 웰(6)은 PMOS 영역내에 형성되고, 붕소 이온이 NMOS 영역내에 주입되며, P형 웰(6')은 NMOS 영역내에 형성된다. 또한, 붕소 이온은 N--형 에피텍셜 실리콘층(2)과 N-형 웰(6) 사이의 부분으로 주입되어 P-형 채널 스탑퍼(Channel stopper)(7)가 형성된다.
다음, 도 1b 를 참조로, 게이트 산화층(8)은 N--형 에피텍셜 실리콘층(2)과, N+-형 컬렉터 불순물층(4)과, N-형 웰(6) 및 P-형 웰(6')을 열적으로 산화시킴으로서 성장된다. 그후에, 인이 도핑된 폴리크리스탈린 실리콘층(9)은 화학 기상 증착(CVD)공정에 의해 증착되고, WSi 등으로 만들어진 내열성 금속층(10)이 스퍼터링 공정에 의해 폴리크리스탈린 실리콘층상에 증착된다. 그후에, 폴리크리스탈린 실리콘층(9)과 내열성 금속층(10)은 포토리소그라피와 에칭 공정에 의해 패터닝되어 PMOS 영역내의 게이트 전극(G)와 NMOS 영역내의 게이트 전극(G')을 형성한다. 그후에, 붕소 이온은 마스크로 게이트 전극(G)과 포토레지스트 패턴(도시되지 않음)을 사용하여 PMOS 영역내에 주입되어, LDD 구조를 위한 저농도의 P-형 불순물 확산(소스/드레인) 영역(11S) 및 (11D)을 형성한다. 유사하게, 인이온은 게이트 전극(G')과 포토레지스트 패턴(도시되지 않음)을 마스크로 사용하여 NMOS 영역내에 주입되어, LDD 구조를 위한 저농도를 가진 N-형 불순물 확산(소스/드레인) 영역(11S') 및 (11D')를 형성한다.
다음으로, 도 1c 를 참조로, 약 2000Å 두께의 실리콘 산화층(12)이 CVD 공정에 의해 전체 표면상에 증착된다. 그후에, 실리콘 산화층(12)은 CHF3및 O2가스로 RIE 공정을 사용하여 이방성으로 에칭백되어 게이트 전극(G) 및 (G')의 측벽상에 측벽 스페이서(12)로서 남겨진다.
다음, 도 1d 를 참조로, 포토레지스트 패턴(13)이 형성되어, N+-형 컬렉터 불순물 확산층(4)과, PMOS 영역 및 NMOS 영역을 덮는다. 그후에, N--형 에피텍셜 실리콘층(2)은 마스크로 포토레지스트 패턴(13)을 사용하여 CF4등의 가스로 화학 드라이 에칭 공정에 의해 에칭된다. 이 경우에, 측벽 스페이서(12)를 형성하기 위해 RIE 공정에 의해 손상된 약 0.01 에서 0.02 μm 두께의 N--형 에피텍셜 실리콘층(2)의 일부만이 제거된다. N--형 에피텍셜 실리콘층(2)의 손상된 일부가 남아서 바이폴라 트랜지스터의 베이스 영역으로 사용된다면, 전자는 베이스 영역내의 홀과 재결합하여, 전류 증폭을 감소시키는데, 즉, 전류 증폭의 선형성을 저하시킨다. 그후에, 포토레지스트 패턴(13)은 제거된다.
다음, 도 1e 를 참조로, 붕소 이온이 게이트 전극(G)과, 측벽 스페이서(12) 및 포토레지스트 패턴(도시되지 않음)을 마스크로 사용하여 PMOS 영역으로 주입되어, LDD 구조를 위한 고농도의 P-형 불순물 확산(소스/드레인) 영역(14S) 및 (14D)을 형성한다. 유사하게, 비소 이온은 게이트 전극(G')과, 측벽 스페이서(12) 및 포토레지스트 패턴(도시되지 않음)을 마스크로 사용하여 NMOS 영역으로 주입되어, LDD 구조를 위한 고농도의 P-형 불순물 확산(소스/드레인) 영역(14S') 및 (14D')을 형성한다. P+-형 그래프트(graft) 베이스 영역(15)은 P-형 불순물 확산 영역(14S) 및 (14D)의 형성과 동시에 형성된다는 것에 주목해야 한다. 또한, 붕소 이온은 포토레지스트 패턴(도시되지 않음)을 마스크로 사용하여 BIP 영역으로 주입되어 P-형 베이스 영역(16)을 형성한다.
다음, 도 1f 를 참조로, 실리콘 산화층(17)이 CVD 공정에 의해 전체 표면상에서 성장된다. 그후에, 이미터 접촉홀(18)이 포토리소그라피 및 RIE 공정에 의해 실리콘 산화층(17)내로 관통한다. 그후에, 폴리크리스탈린 실리콘층(19)은 CVD 공정에 의해 증착되고, 비소 이온이 그 내부로 주입된다. 그후에, 질소 대기내에서 약 10 분에서 20 분동안 가열 과정이 수행되어, 이미터 영역(20)을 형성한다. 그후에, 폴리크리스탈린 실리콘층(19)은 포토리소그라피 및 에칭 공정에 의해 패터닝되어, 폴리크리스탈린 실리콘층(19)을 이미터 전극으로 남겨둔다.
마지막으로, 도 1g를 참조로, 실리콘 산화층(21)과 붕소-도핑된 포스포실리케이트(phosphosilicate) 유리(BPSG) 층(22)이 CVD 공정에 의해 연속적으로 형성된다. 그후에, 배리어 금속층(23) 및 알루미늄 전극층(24)이 스퍼터링 공정에 의해 연속적으로 형성되고, 패터닝된다. 이로써, BiCMOS 장치가 완성된다.
그러나, 도 1a 에서 1g 에 도시된 상기 설명된 제조 방법에서는, 포토레지스트 패턴(13)을 형성하기 위한 포토리소그라피 공정이 필요하므로, 제조 비용이 증가된다.
도 2a 에서 도 2g 까지는 본 발명에 의한 반도체 장치를 제조하기 위한 방법의 실시예 1을 도시한 횡단면도이다.
먼저, 도 2a를 참조로, 도 1a 에서와 동일한 방식으로, N--형 에피텍셜층(2)이 P-형 단결절 실리콘 기판(1)상에서 성장된다. 그후에, 필드실리콘 산화층(2)이 LOCOS 공정에 의해 형성되어, PMOS 영역과, NMOS 영역 및 BIP 영역을 분할한다. 그후에, N+-형 컬렉터 불순물 확산영역(4)이 BIP 영역의 컬렉터 제거부내에 선택적으로 형성되고, N+-형 매몰층(5)은 BIP 영역내에 선택적으로 형성된다. 또한, 인 이온은 PMOS 영역 주입되어, N-형 웰(6)이 PMOS 영역내에 형성되고, 붕소 이온은 NMOS 영역내로 주입되어, P-형 웰(6')이 NMOS 영역내에 형성된다. 또한, 붕소 이온은 N--형 에피텍셜 실리콘층(2)과 N-형 웰(6) 사이의 부분으로 주입되어, P-형 채널 스탑퍼(7)가 형성된다.
다음, 도 2b 를 참조로, 도 1b 에서와 유사한 방식으로, 약 100 에서 150Å 두께의 게이트 실리콘 산화층(8)은 N--형 에피텍셜 실리콘층(2)과, N+-형 컬렉터 불순물영역(4)과, N-형 웰(6) 및 P-형 웰(6')을 H2-O2대기내에서 약 750 에서 850 ℃의 온도에서 열적으로 산화시킴으로서 성장된다. 그후에, WSi 등으로 만들어진 약 1000 에서 2000Å 두께의 내열성 금속층(10)이 스퍼터링 공정에 의해 폴리크리스탈린 실리콘층(9) 상에 증착된다. 또한, 실리콘등으로 만들어진 보호층(31)은 CVD 공정에 의해 내열성 금속층(10) 상에 증착된다. 보호층931)은 내열성 금속층(10)이 도 2d 에 도시된 단계에서 실리콘을 에칭하기 위해 나중에 사용되는 암모니아수에 의해 에칭되는 것을 막는다는 것을 주목해야 한다.그후에, 폴리크리스탈린 실리콘층(9)과, 내열성 금속층(10) 및 보호층(31)은 포토리소그라피 및 에칭 공정에 의해 패터닝되어 PMOS 영역내의 게이트 전극(G)과 NMOS 영역내의 게이트 전극(G')을 형성한다. 그후에, cm2당 약 1.0 에서 3.0×1013의 붕소 이온이 게이트 전극(G)과 포토레지스트 패턴(도시되지 않음)을 마스크로 사용하여 PMOS 영역내에 주입되어, LDD 구조를 위한 저농도의 P-형 불순물 확산(소스/드레인) 영역(11S) 및 (11D)을 형성한다. 유사하게 cm2당 약 1.0 에서 3.0×1013의 인 이온이 마스크로 게이트 전극(G')과 포토레지스트 패턴(도시되지 않음)사용하여 NMOS 영역내에 주입되어, LDD 구조를 위한 저농도를 가진 N-형 불순물 확산(소스/드레인) 영역(11S') 및 (11D')을 형성한다.
다음, 도 2c 를 참조로, 도 1c 와 동일한 방식으로, 약 1500 에서 2500Å 두께의 실리콘 산화층(12)이 CVD 공정에 의해서 전체 표면상에 증착된다. 그후에, 실리콘 산화층(12)은 CHF3및 O2가스로 RIE 공정을 사용하여 이방성으로 에칭백되어, 게이트 전극(G) 및 (G')의 측벽상에 측벽 스페이서(12)로서 남겨진다.
다음, 도 2d 를 참조로, N+-형 에피텍셜층(2)과, N+-형 컬렉터 불순물 확산 영역(4)과 P-형 불순물 확산 영역(11S) 및 (11D) 및 N-형 불순물 확산영역(14S) 및 (14D)은 NH4OH : H2O2: H2O = 1 : 4 : 20 인 암모니아수에 의해 약 20분간 에칭된다. 상기 설명된 바와 같이, 게이트 전극(G) 및 (G')은 보호층(31)의 존재 때문에 암모니아수에 의해 거의 에칭되지 않는다. 유사하게, 보호층(31)이 없으면, 내열성 금속층(10)은 암모니아수에 의해 에칭되고, 바이폴라 영역 BIP은 에칭된 내열성 금속에 의해 오염될 것이다. 이경우에, 측벽 스페이서(12)를 형성하기 위한 RIE 공정에 의해 손상되는 약 0.01 에서 0.02 μm 두께의 N-형 에피텍셜 실리콘층(2)의 일부만이 N+-형 컬렉터 불순물 영역(4)과 P-형 불순물 확산영역(11S) 및 (11D) 및, N-형 불순물 확산 영역(14S) 및 (14D)의 일부의 제거와 동시에 제거된다.
다음, 도 2e 를 참조로, 도 1e 와 동일한 방식으로, cm2당 약 1.0 에서 5.0×1015의 붕소 이온이 마스크로 게이트 전극(G)과, 측벽 스페이서(12) 및 포토레지스트 패턴(도시되지 않음)을 사용하여 PMOS 영역에 주입되어, LDD 구조를 위한 고농도의 P-형 불순물 확산(소스/드레인) 영역(14S) 및 (14D)을 형성한다. 유사하게 cm2당 약 1.0 에서 5.0×1015의 비소 이온이 마스크로 게이트 전극(G')과, 측벽 스페이서(12) 및 포토레지스트 패턴(도시되지 않음)을 사용하여 NMOS 영역에 주입되고, LDD 구조를 위한 고농도를 가진 P-형 불순물 확산(소스/드레인) 영역(14S') 및 (14D')을 형성한다. P+-형 그래프트 베이스 영역(15)은 P-형 불순물 확산 영역(14S) 및 (14D)의 형성과 동시에 형성된다는 것에 주목해야 한다. 또한, cm2당 약 1.0 에서 5.0×1013의 붕소 이온이 마스크로 포토레지스트 패턴(도시되지 않음)을 사용하여 BIP 영역에 주입되어 P-형 베이스 영역(16)을 형성한다.
다음, 도 2f 를 참조로, 도 1f 와 동일한 방식으로, 약 2000Å 두께의 실리콘 산화층(17)이 CVD 공정에 의해 전체 표면상에 성장된다. 그후에, 이미터 접촉홀(18)이 포토리소그라피 및 RIE 공정에 의해 실리콘 산화층(17) 내에 관통된다. 그후에, 약 1500 에서 2000Å 두께의 폴리크리스탈린 실리콘층(19)이 CVD 공정에 의해 증착되고, cm2당 약 5×1015에서 5×1016의 비소 이온이 그 내부로 주입된다. 그후에, 질소 대기내에서 약 10에서 20 분간 가열 과정이 수행되어 이미터 영역(20)을 형성한다. 그후에, 폴리크리스탈린 실리콘층(19)은 포토리소그라피 및 에칭 공정에 의해 패터닝되어, 폴리크리스탈린 실리콘층(19)은 이미터 전극으로 남겨진다.
마지막으로, 도 2g 를 참조로, 도 1g 와 동일한 방식으로, 실리콘 산화층(21) 및 BPSG 층(22)이 CVD 공정에 의해 연속적으로 형성된다. 그 후에, 배리어 금속층(23)과 알루미늄 전극층(24)이 스퍼터링 공정에 의해 연속적으로 형성되고, 패터닝된다. 그후에, BiCMOS 장치가 완성된다.
도 2a 에서 도 2g 까지에 도시된 상기 기술된 실시예 1 에서는, 도 1d 의 포토레지스트 패턴(13)을 형성하기 위한 포토리소그라피 공정이 불필요하므로, 제조 비용을 감소시킬 수 있다.
도 3a 에서 도 3g 까지는 본 발명에 의한 반도체 장치를 제조하기 위한 방법의 실시예 2를 도시한 횡단면도이다. 도 3a 에서 도 3g 까지에서, 쇼트키 배리어 다이오드(SBD)는 도 2a 에서 도 2g 까지의 바이폴라 트랜지스터대신에 제조될 수 있다.
먼저, 도 3a 를 참조로, 도 2a 와 동일한 방식으로, N--형 에피텍셜 실리콘층(2)이 P-형 단결정 실리콘 기판(1)상에서 형성된다. 그후에, 필드 실리콘 산화층(2)이 LOCOS 공정에 의해 형성되어 PMOS 영역과, NMOS 영역 및 SBD 영역을 분할한다. 그후에, N+-형 불순물 확산 영역(4)이 SBD 영역의 캐소드 제거부에 선택적으로 형성되고, N+-형 매몰층(5)은 SBD 영역내에 선택적으로 형성된다. 또한, 인이온은 PMOS 영역내로 주입되어, N-형 웰(6)이 PMOS 영역내에 형성되고, 붕소 이온은 NMOS 영역내로 주입되어, P-형웰(6')이 NMOS 영역내에 형성된다. 또한, 붕소 이온은 N--형 에피텍셜 실리콘층(2)과 N-형 웰(6) 사이의 부분으로 주입되어, P-형 채널 스탑퍼(7)가 형성된다.
다음, 도 3b 를 참조로, 도 2b 와 동일한 방식으로, 약 100 에서 150Å 두께의 게이트 실리콘 산화층(8)은 N--형 에피텍셜 실리콘층(2)과, N+-형 불순물 영역(4)과, N-형 웰(6) 및 P-형 웰(6')을 H2-O2대기내에서 약 750 에서 850℃의 온도에서 열적으로 산화시킴으로서 성장된다. 그후에, 약 1000 에서 2000Å두께의 인이 도핑된 폴리크리스탈린 실리콘층(9)이 CVD 공정에 의해 증착되고, WSi 등으로 만들어진 약 1000 에서 2000Å 두께의 내열성 금속층(10)이 스퍼터링 공정에 의해 폴리크리스탈린 실리콘층(9) 상에 증착된다. 또한, 실리콘등으로 만들어진 보호층(31)은 CVD 공정에 의해 내열성 금속층(10) 상에 증착된다. 그후에, 폴리크리스탈린 실리콘층(9)과, 내열성 금속층(10) 및 보호층(31)은 포토리소그라피 및 에칭 공정에 의해 패터닝되어 PMOS 영역내의 게이트 전극(G) 과 NMOS 영역내의 게이트 전극(G')을 형성한다. 그후에, cm2당 약 1.0 에서 3.0×1013의 붕소 이온이 마스크로 게이트 전극(G)과 포토레지스트 패턴(도시되지 않음)을 사용하여 PMOS 영역으로 주입되어, LDD 구조를 위한 저농도의 P-형 불순물 확산(소스/드레인) 영역(11S) 및 (11D)을 형성한다. 유사하게, cm2당 약 1.0 에서 3.0×1013의 인 이온이 마스크로 게이트 전극(G')과 포토레지스트 패턴(도시되지 않음)을 사용하여 NMOS 영역으로 주입되어, LDD 구조를 위한 저농도의 N-형 불순물 확산(소스/드레인) 영역(11S') 및 (11D')을 형성한다.
다음, 도 3c 를 참조로, 도 2c 와 동일한 방식으로, 약 1500 에서 2500Å 두께의 실리콘 산화층(12)이 CVD 공정에 의해 전체 표면상에 증착된다. 그후에, 실리콘 산화층(12)이 CHF3및 O2가스로 RIE 공정을 사용하여 이방성으로 에칭백되어, 게이트 전극(G) 및 (G')의 측벽상에 측벽 스페이서(12)로서 남겨진다.
다음, 도 3d 를 참조로, 도 2d 와 동일한 방식으로, N--형 에피텍셜 층(2)과, N+-형 불순물 확산 영역(4)과, P-형 불순물 확산 영역(11S) 및 (11D) 및, N-형 불순물 확산 영역(14S) 및 (14D)은 NH4OH : H2O2: H2O = 1: 4 : 20 인 암모니아수에 의해 약 20분동안 에칭된다. 이경우에, 측벽 스페이셔(12)를 형성하기 위한 RIE 공정에 의해 손상된 0.01 에서 0.02 μm 두께의 N--형 에피텍셜 실리콘층(2)의 단지 일부만이 N+-형 불순물 영역(4)과, P-형 불순물 확산 영역(11S) 및 (11D) 및, N-형 불순물 확산 영역(14S) 및 (14D)의 일부의 제거와 동시에 제거된다.
다음, 도 3e 를 참조로, 도 2e 와 유사한 방식으로, cm2당 약 1.0 에서 5.0×1015의 붕소 이온이 마스크로 게이트 전극(G)과, 그의 측벽 스페이서(12) 및 포토레지스터 패턴(도시되지 않음)을 사용하여 PMOS 영역과 SBD 영역으로 주입되어, LDD 구조를 위한 고농도를 가진 P-형 불순물 확산(소스/드레인) 영역(14S) 및 (14D)과 SBD구조를 위한 P-형 불순물 확산 영역(41)을 형성한다. 유사하게, cm2당 약 1.0 에서 5.0×1015의 비소 이온이 마스크로 게이트 전극(G')과, 그의 측벽 스페이서(12) 및 포토레지스트 패턴(도시되지 않음)을 사용하여 NMOS 영역내에 주입되어, LDD 구조를 위한 고농도의 P-형 불순물 확산(소스/드레인) 영역(14S') 및 (14D')을 형성한다.
다음, 도 3f 를 참조로, 도 2f 와 유사한 방식으로, 약 2000Å 두께의 실리콘 산화층(17)이 CVD 공정에 의해 전체 표면상에서 성장된다. 그후에, SBD 접촉홀(18)이 포토리소그라피와 RIE 공정에 의해 실리콘 산화층(17)내로 관통된다. 그후에, 약 600 Å 두께의 층이 CVD 공정에 의해 증착된다. 그후에, 질소 대기내에서 약 500℃의 온도로 가열 과정이 수행되어, SBD 금속 애노드 전극(42)을 형성한다. 그후에 백금층이 제거된다.
마지막으로, 도 3g 를 참조로, 도 2g에서와 동일한 방식으로, 실리콘 산화층(21)과 BPSG층(22)이 CVD 공정에 의해 연속적으로 형성된다. 그후에, 배리어 금속층(23)과 알루미늄 전극층(24)이 스퍼터링 공정에 의해 연속적으로 형성되고, 패터닝된다. 이로써, CMOS/SBD 장치가 완성된다.
도 3a 에서 도 3g 까지에 도시된 바와 같은 상기 설명된 실시예 2에서는, 도 1d의 포토레지스트 패턴(13)을 형성하기 위한 포토리소그라피 공정이 또한 불필요하므로, 제조 비용이 감소된다.
상기에 설명된 바와 같이, 본 발명에 의하면, 바이폴라 트랜지스터의 베이스 영역의 손상된 부분 또는 SBD의 애노드 영역의 손상된 부분은 부가적인 포토리소그라피 공정없이 제거될 수 있기 때문에, 제조 비용이 감소될 수 있다.
Claims (16)
- BiCMOS 장치의 제조 방법에 있어서, 반도체 기판(1) 상에 분할된, MOS 트랜지스터 영역을 형성하는 제 1 반도체층과, 바이폴라 트랜지스터 영역을 형성하는 제 2 반도체층을 형성하는 단계와, 상기 제 1 반도체층과 제 2 반도체층상에 게이트 절연층(8)을 형성하는 단계와, 상기 제 1 반도체층의 상기 게이트 절연층상에 게이트 전극(G, G')을 형성하는 단계와, 상기 게이트 전극상에 절연층(12)을 형성하는 단계와, 상기 게이트 전극의 측벽상에만 측벽 스페이서(12)로서 상기 절연층을 남겨놓는 반응 이온 에칭 공정에 의해 상기 절연층을 에칭백하는 단계 및, 상기 게이트 전극과 상기 측벽 스페이서를 마스크로 사용한 웨트 에칭 공정에 의해 상기 제 1 반도체층과 제 2 반도체층을 에칭하는 단계로 이루어진 것을 특징으로 하는 BiCMOS 장치의 제조 방법.
- 제1항에 있어서, 상기 웨트 공정은 암모니아수를 사용하는 것을 특징으로 하는 BiCMOS 장치의 제조 방법.
- 제1항에 있어서, 상기 게이트 전극 형성 단계는, 상기 게이트 절연층상에 폴리크리스탈린 실리콘층(9)을 형성하는 과정과, 상기 폴리크리스탈린 실리콘층상에 내열성 금속층(10)을 형성하는 과정과, 상기 내열성 금속층이 상기 웨트 에칭 공정에 의해 에칭되는 것을 막는 보호층(31)을 상기 내열성 금속층상에 형성하는 과정 및, 상기 보호층과, 상기 내열성 금속층 및 상기 폴리크리스탈린 실리콘층을 에칭하여 상기 게이트 전극을 형성하는 과정으로 이루어진 것을 특징으로 하는 BiCMOS 장치의 제조 방법.
- 제3항에 있어서, 상기 보호층은 실리콘으로 만들어지는 것을 특징으로 하는 BiCMOS 장치의 제조 방법.
- BiCMOS 장치의 제조 방법에 있어서, 반도체 기판(1)을 분할하는, PMOS 트랜지스터 영역을 형성하는 제 1 반도체층과, NMOS 트랜지스터 영역을 형성하는 제 2 반도체층 및, 바이폴라 트랜지스터 영역을 형성하는 제 3 반도체층을 형성하는 단계와, 상기 제 1 반도체층과 제 2 반도체층상에 게이트 절연층(8)을 형성하는 단계와, 상기 제 1 반도체층과 제 2 반도체층의 상기 게이트 절연층상에 각각 제 1 게이트 전극과 제 2 게이트 전극(G, G')을 형성하는 단계와, 상기 제 1 게이트 전극과 제 2 게이트 전극상에 절연층(12)을 형성하는 단계와, 반응 이온 에칭 공정에 의해 상기 절연층을 에칭백하여 상기 제 1 게이트 전극과 제 2 게이트 전극의 측벽상에만 측벽 스페이서(12)로서 상기 절연층을 남겨두는 단계 및, 상기 제 1 게이트 전극과 제 2 게이트 전극 및 상기 측벽 스페이서를 마스크로 사용하는 웨트 에칭 공정에 의해 상기 제 1 반도체층과, 제 2 반도체층 및 제 3 반도체층을 에칭하는 단계로 이루어진 것을 특징으로 하는 BiCMOS 장치 제조 방법.
- 제5항에 있어서, 상기 웨트 공정은 암모니아수를 사용하는 것을 특징으로 하는 BiCMOS 장치 제조 방법.
- 제5항에 있어서, 상기 게이트 전극 형성 단계는, 상기 게이트 절연층상에 폴리크리스탈린 실리콘층(9)을 형성하는 과정과, 상기 폴리크리스탈린 실리콘층상에 내열성 금속층(10)을 형성하는 과정과, 상기 내열성 금속층이 상기 웨트 에칭 공정에 의해 에칭되는 것을 막는 보호층을 상기 내열성 금속층상에 형성하는 과정 및, 상기 보호층과, 상기 내열성 금속층 및 상기 폴리크리스탈린 실리콘층을 에칭하여 상기 제1 게이트 전극과 제 2 게이트 전극을 형성하는 과정으로 이루어진 것을 특징으로 하는 BiCMOS 장치 제조 방법.
- 제7항에 있어서, 상기 보호층은 실리콘으로 만들어지는 것을 특징으로 하는 BiCMOS 장치 제조 방법.
- MOS 장치와 쇼트키 배리어 다이오드(SBD)를 제조하는 방법에 있어서, 반도체 기판상에 분할된, MOS 트랜지스터 영역을 형성하는 제 1 반도체층과 SBD 영역을 형성하는 제 2 반도체층(6,6',2)을 형성하는 단계와, 상기 제 1 반도체층과 제 2 반도체층상에 게이트 절연층(8)을 형성하는 단계와, 상기 제 1 반도체층의 상기 게이트 절연층상에 게이트 전극(G,G')을 형성하는 단계와, 상기 게이트 전극상에 절연층(12)을 형성하는 단계와, 반응 이온 에칭 공정에 의해 상기 절연층을 에칭백하여 상기 게이트 전극의 측벽상에만 측벽 스페이서(12)로서 상기 절연층을 남겨놓는 단계 및, 상기 게이트 전극과 상기 측벽 스페이서를 마스크로 사용하는 웨트 에칭 공정에 의해 상기 제 1 반도체층과 제 2 반도체층을 에칭하는 단계로 이루어진 것을 특징으로 하는 MOS 장치와 쇼트키 배리어 다이오드(SBD) 제조 방법.
- 제9항에 있어서, 상기 웨트 공정은 암모니아수를 사용하는 것을 특징으로 하는 MOS 장치와 쇼트키 배리어 다이오드(SBD) 제조 방법.
- 제9항에 있어서, 상기 게이트 전극 형성 단계는, 상기 게이트 절연층상에 폴리크리스탈린 실리콘층(9)을 형성하는 과정과, 상기 폴리크리스탈린 실리콘층상에 내열성금속층(10)을 형성하는 과정과, 상기 내열성 금속층이 상기 웨트 에칭 공정에 의해 에칭되는 것을 막는 보호층(31)을 상기 내열성 금속층상에 형성하는 과정 및, 상기 보호층과, 상기 내열성 금속층 및 상기 폴리크리스탈린 실리콘층을 에칭하여 상기 게이트 전극을 형성하는 과정으로 이루어진 것을 특징으로 하는 MOS 장치와 쇼트키 배리어 다이오드(SBD) 제조 방법.
- 제11항에 있어서, 상기 보호층은 실리콘으로 만들어지는 것을 특징으로 하는 MOS 장치와 쇼트키 배리어 다이오드(SBD) 제조 방법.
- CMOS 장치와 쇼트키 배리어 다이오드(SBD) 제조 방법에 있어서, 반도체 기판(1) 상에 분할된, PMOS 트랜지스터 영역을 형성하는 제 1 반도체층과 NMOS 영역을 형성하는 제 2 반도체층 및 SBD 영역을 형성하는 제 3 반도체층(6,6',2)을 형성하는 단계와, 상기 제 1 반도체층과 제 2 반도체층상에 게이트 절연층(8)을 형성하는 단계와, 상기 제 1 반도체층과 제 2 반도체층의 상기 게이트 절연층상에 제 1 게이트 전극과 제 2 게이트 전극(G,G')을 각각 형성하는 단계와, 상기 제 1 게이트 전극과 제 2 게이트 전극상에 절연층(12)을 형성하는 단계와, 상기 제 1 게이트 전극과 제 2 게이트 전극의 측벽에만 측벽 스페이서(12)로서 상기 절연층을 남겨놓는 반응 이온 에칭 공정에 의해 상기 절연층을 에칭백하는 단계 및, 상기 제 1 게이트 전극과 제 2 게이트 전극 및 상기 측벽 스페이서를 마스크로 사용하는 웨트 에칭 공정에 의해 상기 제 1 반도체 층과 제 2 반도체층 및 제 3 반도체층을 에칭하는 단계로 이루어진 것을 특징으로 하는 CMOS 장치와 쇼트키 배리어 다이오드(SBD) 제조 방법.
- 제13항에 있어서, 상기 웨트 공정은 암모니아수를 사용하는 것을 특징으로 하는 CMOS 장치와 쇼트키 배리어 다이오드(SBD) 제조 방법.
- 제13항에 있어서, 상기 게이트 전극 형성 단계는, 상기 게이트 절연층상에 폴리크리스탈린 실리콘층(9)을 형성하는 과정과, 상기 폴리크리스탈린 실리콘층상에 내열성금속층(10)을 형성하는 과정과, 상기 내열성 금속층이 상기 웨트 에칭 공정에 의해 에칭되는 것을 막는 보호층(31)을 상기 내열성 금속층상에 형성하는 과정 및, 상기 보호층과, 상기 내열성 금송층 및 상기 폴리크리스탈린 실리콘층을 에칭하여 상기 제 1 게이트 전극과 제 2 게이트 전극을 형성하는 과정으로 이루어진 것을 특징으로 하는 CMOS 장치와 쇼트키 배리어 다이오드(SBD) 제조 방법.
- 제15항에 있어서, 상기 보호층은 실리콘으로 만들어진 것을 특징으로 하는 CMOS 장치와 쇼트키 배리어 다이오드(SBD) 제조 방법.
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