KR20100073418A - 반도체 소자의 소자 분리막 형성 방법 - Google Patents

반도체 소자의 소자 분리막 형성 방법 Download PDF

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Abstract

실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판에 트렌치를 형성하는 단계; 상기 반도체 기판을 애피택시얼 성장시킴으로써, 상기 트렌치 내부 및 액티브 영역의 반도체 기판 상에 기설정된 두께의 애피실리콘층을 형성하는 단계; 상기 애피실리콘층에 대하여 불순물을 주입하는 단계; 및 상기 트렌치 내에 산화물을 갭 필한 다음, 상기 산화물을 평탄화함으로써 소자 분리막을 형성하는 단계;를 포함한다.
소자 분리막

Description

반도체 소자의 소자 분리막 형성 방법{Method for fabricating an isolation layer of an semiconductor device}
본 실시예는 반도체 소자의 소자 분리막을 형성하는 방법에 대해서 개시한다.
잘 알려진 바와 같이, 반도체 소자에는 트랜지스터, 커패시터 등의 단위 소자들이 반도체 소자의 용량에 따라 제한된 다수 개(예를 들면, 수천 내지 수십 억 등)가 집적되는데, 이러한 반도체 소자들은 독립적인 동작 특성을 위해 전기적으로 분리(또는 격리)하는 것이 필요하다.
따라서, 이러한 반도체 소자들 간의 전기적인 분리를 위한 방법으로서, 실리콘 기판을 리세스(recess)하고 필드 산화막을 성장시키는 실리콘 부분 산화(LOCOS : LOCal Oxidation of Silicon)와 실리콘 기판을 수직 방향으로 식각하여 절연 물질로 매립하는 섀로우 트렌치 분리막(STI : Shallow Trench Isolation)이 잘 알려져 있다.
이 중에서 섀로우 트렌치 분리막 방법은 반응성 이온 식각, 플라즈마 식각 등과 같은 건식 식각법을 사용하여 좁고 깊은 섀로우 트렌치를 형성하고, 그 속에 절연막을 갭필하는 방법으로서, 절연막이 채워진 트렌치 표면을 평탄하게 하므로 소자 분리 영역이 차지하는 면적을 줄여 미세화에 유리한 방법이다.
한편, 종래 방법에 따른 소자 분리막 형성 방법에 대해 설명하면, 도전형 불순물(예컨대, P-type)로 도핑된 실리콘 기판 위에 패드 산화막 및 패드 질화막을 순차 형성하고, 소자 분리 영역을 정의하는 포토레지스트 패턴에 따라 패드 질화막에서부터 실리콘 기판의 소정 깊이까지 식각하여 섀로우 트렌치를 형성한다.
그리고, 포토레지스트 패턴을 제거한 후 트렌치 내부를 완전히 갭필(gap-fill)할 수 있는 산화막을 실리콘 기판 상에 증착하며, 패드 질화막 상부가 드러나도록 평탄화한다. 이어서, 패드 질화막 및 패드 산화막을 제거하여 실리콘 기판 내에 절연 물질로 매립된 소자 분리막을 형성한다.
하지만, 종래 방법에 따라 형성되는 소자 분리막은 갭필 시에 소자 분리막의 상부와 실리콘 기판의 경계면에서 스트레스에 의한 단층 현상(dislocation)이 발생하게 되고, 이러한 단층 현상은 반도체 소자의 리키지(leakage)의 원인이 되어 트랜지스터의 특성을 저하시키고 채널에서 스트레스에 의한 캐리어 이동성을 저하시키는 요인으로 작용하여 반도체 소자의 특성을 저하시키는 문제점이 있었다.
일 예로서, 도 10은 종래에 EDMOS에 소자 분리막을 형성할 경우 그 경계면에서 단층 현상이 발생하는 것을 나타낸 도면으로, 소자 분리막과 실리콘 기판의 경계에서 단층 현상이 발생함을 알 수 있다.
본 발명은 상기되는 문제점을 해결하기 위하여 제안되는 것으로서, 소자 분리막 형성을 위한 트렌치 형성 후에, 반도체 기판의 실리콘을 에피택시얼 성장시키고, 애피택시얼층에 이온을 주입시킴으로써 소자 분리막의 경계에 발생하는 스트레스를 완화시킬 수 있는 반도체 소자의 소자 분리막 형성 방법을 제안하고자 한다.
또한, 소자 분리막이 이온 주입된 애피택시얼층을 갖도록 함으로써, 소자 분리막 내부의 스트레를 완화시킴으로써, 캐리어 이동성 저하는 방지할 수 있는 반도체 소자의 소자 분리막 형성 방법을 제안하고자 한다.
실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판에 트렌치를 형성하는 단계; 상기 반도체 기판을 애피택시얼 성장시킴으로써, 상기 트렌치 내부 및 액티브 영역의 반도체 기판 상에 기설정된 두께의 애피실리콘층을 형성하는 단계; 상기 애피실리콘층에 대하여 불순물을 주입하는 단계; 및 상기 트렌치 내에 산화물을 갭 필한 다음, 상기 산화물을 평탄화함으로써 소자 분리막을 형성하는 단계;를 포함한다.
또한, 다른 실시예에 따른 반도체 소자의 소자 분리막 형성 방법은 반도체 기판에 트렌치를 형성하는 단계; 상기 반도체 기판을 애피택시얼 성장시킴으로써, 상기 트렌치 내부 및 액티브 영역의 반도체 기판 상에 기설정된 두께의 애피실리콘층을 형성하는 단계; 상기 트렌치의 내부 바닥과 측벽에 형성되어 있는 애피실리콘 층에 대하여, 불순물을 주입하는 단계; 상기 트렌치 내부 및 액티브 영역에 형성된 애피실리콘층 상에 실리콘 질화막을 형성하는 단계; 및 상기 실리콘 질화막 상에 산화물을 증착 형성한 다음, 상기 실리콘 질화막의 표면이 노출될 때까지 상기 산화물을 평탄화함으로써 소자 분리막을 형성하는 단계;를 포함한다.
제안되는 바와 같은 실시예의 소자 분리막 형성 방법은, 종래의 소자 분리막 형성 방법과 달리, 실리콘 기판에 트렌치를 형성한 다음 실리콘 기판을 애피택시얼 성장시키고, 성장된 애피택시얼층에 불순물을 주입시킴으로써, 트렌치 내부에 형성된 애피택시얼층에 의하여 소자 분리막의 스트레스를 완화시켜 소자 분리막 경계면에서 발생하는 단층 형산을 방지할 수 있다.
또한, 트렌치 내부에 형성된 불순물 주입된 층이 반도체 기판의 애피택시얼 성장에 의한 것이므로, 동일한 단결정 구조를 갖게 되고, 이로 인하여 상기 반도체 기판의 스트레스 완화 뿐만 아니라 소자 분리막을 통해 캐리어 이동성 저하를 방지하여 반도체 소자의 전기적인 특성을 향상시킬 수 있다.
이하에서는, 본 실시예에 대하여 첨부되는 도면을 참조하여 상세하게 살펴보도록 한다. 다만, 본 실시예가 개시하는 사항으로부터 본 실시예가 갖는 발명의 사상의 범위가 정해질 수 있을 것이며, 본 실시예가 갖는 발명의 사상은 제안되는 실시예에 대하여 구성요소의 추가, 삭제, 변경등의 실시변형을 포함한다고 할 것이다.
그리고, 이하의 설명에서, 단어 '포함하는'은 열거된 것과 다른 구성요소들 또는 단계들의 존재를 배제하지 않는다. 그리고, 첨부되는 도면에는 여러 층 및 영역을 명확하게 표현하기 위하여 그 두께가 확대되어 도시된다. 그리고, 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 사용한다. 층, 막, 영역, 판등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에"있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 첨부된 도면을 참조하여 본 실시예에 대해서 설명하면 다음과 같다.
도 1 내지 도 5는 제 1 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 도면이다.
먼저, 도 1을 참조하면, 단결정 실리콘으로 이루어진 반도체 기판(100)을 준비하고, 상기 반도체 기판(100)상에 포토 레지스트 패턴을 형성한 다음 포토 레지스트 패턴을 식각 마스크로 이용하여 상기 반도체 기판(100)을 식각함으로써, 트렌치(101)를 형성한다.
그 다음, 도 2를 참조하면, 상기 트렌치(101) 형성을 위한 식각 공정에서 사용된 포토 레지스트를 제거하고, 상기 반도체 기판(100) 전면에 대하여 애피택시얼 성장법을 이용하여 상기 트렌치(101) 내부 및 상기 반도체 기판(100) 상부에 애피 실리콘층(110)을 성장시킨다.
상기 애피택시얼 성장법을 진행하기 전에 전 표면 전처리 방법으로서, H2 베이크 공정시 베이크 온도 및 압력을 조정함으로써, 액티브 영역과 필드 영역에 걸쳐 애피실리콘층(110)이 불균일하게 성장하는 것을 막을 수 있다.
특히, 상기의 애피택시얼 성장 공정에서는, 상기 애피실리콘층(110)이 10nm~50nm 사이의 두께를 갖도록 할 수 있으며, 상기 반도체 기판(100)이 단결정 실리콘으로 이루어진 경우에 상기 애피실리콘층(110) 역시 단결정으로 이루어져 상기 반도체 기판(100)의 스트레스가 완화될 수 있도록 한다.
그 다음, 도 3을 참조하면, 액티브 영역에 형성되어 있는 애피실리콘층(110)상에 포토 레지스트 패턴(120)을 형성하며, 상기 포토 레지스트 패턴(120)은 소자 분리막이 형성될 트렌치의 개구부를 개방시킬 수 있는 형태가 되도록 한다.
즉, 트렌치의 내부 바닥과 측벽에 형성되어 있는 애피실리콘층이 노출될 수 있도록 포토 레지스트를 패터닝한다.
그리고, 상기 포토 레지스트 패턴(120)을 이온 주입 마스크로 이용하여, 포토 레지스트 패턴(120)에 의해 노출되는 애피실리콘층(110)에 불순물을 주입시킨다.
여기서, 상기 애피실리콘층(110)에 대해 불순물을 주입시키는 공정은, 질소 또는 중수소 이온을 이용할 수 있으며, 상기 애피실리콘층(110)에 질소를 이온주시키는 경우에는, 상기 질소를 1 KeV ~ 10 KeV의 에너지 범위에서, 1015 ~ 1016 ion/cm2의 주입량으로 주입시킬 수 있다.
그 다음, 도 4를 참조하면, 상기 애피실리콘층(110)에 불순물 이온을 주입시킨 다음에는, 액티브 영역상에 도포된 포토 레지스트 패턴을 애싱 공정을 통하여 제거하고, 트렌치 내부 및 액티브 영역 상에 형성된 애피실리콘층 상부에 소자 분 리막 형성을 위한 산화물(140)을 증착 형성한다.
그 다음, 상기 애피실리콘층(110)의 상부면이 노출될 때까지 상기 산화물(140)을 식각하여, 트렌치 내에 소자 분리막(141)이 형성되도록 하고, 액티브 영역상에 형성되었던 산화물은 제거한다.
이러한 방법에 의하여, 트렌치가 형성된 반도체 기판의 스트레스를 이온주입된 애피실리콘층에 의하여 완화될 수 있으며, 소자 분리막의 외곽 모서리 영역에서 주로 발생되던 단층 현상도 함께 저감시킬 수 있게 된다.
도 6 내지 도 9는 제 2 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 도면이다.
도 6에 도시된 바와 같이, 단결정의 반도체 기판(200)을 준비하고, 상기 반도체 기판(200)에 트렌치를 형성한다.
그리고, 트렌치 내부 및 액티브 영역의 반도체 기판 상에 반도체 기판(200)의 실리콘 결정과 동일한 결정의 실리콘층이 형성될 수 있도록, 애피택시얼 성장법을 이용하여 상기 반도체 기판(200)과 같은 단결정의 실리콘층인 애피실리콘층(210)이 트렌치 내부 및 액티브 영역상에 형성되도록 한다.
상기의 애피택시얼 성장 공정에서는, 상기 애피실리콘층(210)이 10nm~50nm 사이의 두께를 갖도록 할 수 있으며, 상기 반도체 기판(200)이 단결정 실리콘으로 이루어진 경우에 상기 애피실리콘층(210) 역시 단결정으로 이루어져 상기 반도체 기판(200)의 스트레스가 완화될 수 있도록 한다.
그 다음, 도 7을 참조하면, 액티브 영역에 형성되어 있는 애피실리콘층(210) 상에, 트렌치내에 형성되어 있는 애피실리콘층을 노출시킬 수 있는 포토 레지스트 패턴(220)을 형성한다.
그리고, 상기 포토 레지스트 패턴(220)을 이온 주입 마스크로 이용하여, 트렌치 내에 형성되어 있는 애피실리콘층(210)에 불순물 이온을 주입시킨다. 여기서의 불순물 주입 공정 역시 앞선 제 1 실시예와 같이 구성시킬 수 있다.
그 다음, 도 8을 참조하면, 액티브 영역에 도포되어 있는 포토 레지스트 패턴(220)을 애싱 공정등에 의하여 제거하고, 트렌치 내부 및 상기 애피실리콘층(210) 상에 실리콘 질화막(230)을 증착 형성한다.
여기서, 상기 실리콘 질화막(230)은 후속되는 CMP 공정에서 연마 저지막으로서 역할을 할 수 있을 뿐만 아니라, CMP 공정에 의하여 상기 애피실리콘층(210)에 스트레스가 인가되는 것을 방지하기 위한 목적이다.
그 다음, 도 9를 참조하면, 반도체 기판(200) 전면에 트렌치 내부를 갭 필하는 산화물을 증착시킨 다음, 상기 산화물의 식각 및 평탄화를 위하여 CMP 공정을 실시하여, 도시된 바와 같이, 트렌치 내에 소자 분리막(241)이 형성되도록 한다.
전술한 바와 같은 실시예의 소자 분리막 형성 방법은, 종래의 소자 분리막 형성 방법과 달리, 실리콘 기판에 트렌치를 형성한 다음 실리콘 기판을 애피택시얼 성장시키고, 성장된 애피택시얼층에 불순물을 주입시킴으로써, 트렌치 내부에 형성된 애피택시얼층에 의하여 소자 분리막의 스트레스를 완화시켜 소자 분리막 경계면에서 발생하는 단층 형산을 방지할 수 있다.
또한, 트렌치 내부에 형성된 불순물 주입된 층이 반도체 기판의 애피택시얼 성장에 의한 것이므로, 동일한 단결정 구조를 갖게 되고, 이로 인하여 상기 반도체 기판의 스트레스 완화 뿐만 아니라 소자 분리막을 통해 캐리어 이동성 저하를 방지하여 반도체 소자의 전기적인 특성을 향상시킬 수 있다.
도 1 내지 도 5는 제 1 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 도면.
도 6 내지 도 9는 제 2 실시예에 따른 반도체 소자의 소자 분리막 형성 방법을 설명하기 위한 도면.
도 10은 종래에 EDMOS에 소자 분리막을 형성할 경우 그 경계면에서 단층 현상이 발생하는 것을 나타낸 도면.

Claims (6)

  1. 반도체 기판에 트렌치를 형성하는 단계;
    상기 반도체 기판을 애피택시얼 성장시킴으로써, 상기 트렌치 내부 및 액티브 영역의 반도체 기판 상에 기설정된 두께의 애피실리콘층을 형성하는 단계;
    상기 애피실리콘층에 대하여 불순물을 주입하는 단계; 및
    상기 트렌치 내에 산화물을 갭 필한 다음, 상기 산화물을 평탄화함으로써 소자 분리막을 형성하는 단계;를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  2. 제 1 항에 있어서,
    상기 반도체 기판과 애피실리콘층은 단결정 실리콘으로 이루어지는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  3. 제 1 항에 있어서,
    상기 애피실리콘층에 불순물을 주입하는 단계는,
    액티브 영역상에 위치하는 애피실리콘층 상에 포토 레지스트 패턴을 형성하는 단계와,
    상기 포토 레지스트 패턴을 불순물 주입 마스크로 이용하여, 상기 트렌치 내에 형성되어 있는 애피실리콘층으로 불순물을 주입하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  4. 제 1 항에 있어서,
    상기 애피실리콘층은 10nm 내지 50nm 범위의 두께를 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
  5. 반도체 기판에 트렌치를 형성하는 단계;
    상기 반도체 기판을 애피택시얼 성장시킴으로써, 상기 트렌치 내부 및 액티브 영역의 반도체 기판 상에 기설정된 두께의 애피실리콘층을 형성하는 단계;
    상기 트렌치의 내부 바닥과 측벽에 형성되어 있는 애피실리콘층에 대하여, 불순물을 주입하는 단계;
    상기 트렌치 내부 및 액티브 영역에 형성된 애피실리콘층 상에 실리콘 질화막을 형성하는 단계; 및
    상기 실리콘 질화막 상에 산화물을 증착 형성한 다음, 상기 실리콘 질화막의 표면이 노출될 때까지 상기 산화물을 평탄화함으로써 소자 분리막을 형성하는 단계;를 포함하는 반도체 소자의 소자 분리막 형성 방법.
  6. 제 5 항에 있어서,
    상기 애피실리콘층은 10nm 내지 50nm 범위의 두께를 갖도록 형성되는 것을 특징으로 하는 반도체 소자의 소자 분리막 형성 방법.
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