CN112542387A - 半导体器件及其沟槽栅结构的制造方法 - Google Patents

半导体器件及其沟槽栅结构的制造方法 Download PDF

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Abstract

本申请公开了一种半导体器件及其沟槽栅结构的制造方法，该沟槽栅结构的制造方法包括：在半导体结构表面形成牺牲层，其中半导体结构包括半导体层、位于半导体层中的沟槽、覆盖于半导体层上并填充于沟槽内的栅极导体层，且对应于沟槽的栅极导体层表面具有凹陷结构，牺牲层至少填充凹陷结构的一部分；同步刻蚀牺牲层与栅极导体层，以平坦化栅极导体层的表面。该沟槽栅结构的制造方法在保证该半导体器件的沟槽栅结构具有较高质量的同时，还降低了沟槽栅结构的制造难度与制造成本。

Description

半导体器件及其沟槽栅结构的制造方法
技术领域
本发明涉及半导体器件制造领域，更具体地，涉及一种半导体器件及其沟槽栅结构的制造方法。
背景技术
在半导体器件中，尤其是在垂直双扩散金属氧化物半导体场效应晶体管(Vertical Double-diffused Metal Oxide Semiconductor field effect transistor，VDMOS)、绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor，IGBT)等功率器件中，采用沟槽栅结构可以提高器件平面面积的利用率，以在单位面积内获得更大的器件单元沟道宽度和电流密度，从而获得更大的电流导通能力。因此，沟槽栅结构的质量对于半导体器件性能来说起着至关重要的作用。
目前，沟槽栅结构的制造过程一般包括：对半导体层进行刻蚀而形成沟槽，在沟槽内侧壁形成栅介质层，在沟槽内以及半导体层表面淀积诸如多晶硅的工艺材料并进行回刻，形成栅极导体层。在形成沟槽栅结构之后，一般还需在半导体层表面形成绝缘层(或层间介质层)，在绝缘层中开设对应于沟槽的接触孔，并向接触孔中填充金属等导电材料，从而形成与栅极导体层电接触的接触插塞。
在制造沟槽栅结构的过程中，一般采用化学气相沉积沉积(CVD)工艺，在半导体层表面以及沟槽中淀积工艺材料，如多晶硅。随着淀积的工艺材料越来越厚，沟槽侧壁处的栅极导体层也逐渐向中间闭合。图1a和图1b分别示出了淀积不同厚度的栅极导体层后的效果。如图1a所示，如果在半导体层101表面沉积的工艺材料的厚度d小于沟槽111最大宽度D的二分之一，则沟槽111侧壁处的栅极导体层113不能完全闭合，也就不能实现沟槽111的完全填充。而如果沉积厚度d大于或等于沟槽111最大宽度D的二分之一(忽略栅介质层112的厚度)，虽然可以将沟槽111填满，但是栅极导体层113在沟槽111中间闭合的位置会形成一个锥形的凹陷结构113a，在截面图中呈V型，业内一般将其称为V型Recess，如图1b所示。并且一般沟槽111越宽，凹陷结构113a的深度h1也越深。
如图1c所示，若对栅极导体层113的初始形貌不加以干预，在后续的回刻工艺中，凹陷结构113a将会被转移至沟槽111内，且此时凹陷结构113a的深度h2甚至可能会大于回刻前的深度h1。
如图1d所示，由于沟槽111内的凹陷结构113a过深，使得后续形成的隔离层102中，对应于沟槽111的隔离层102过厚，从而导致接触插塞120不能完全穿过隔离层102，从而影响接触插塞120与栅极导体层113的有效接触，导致器件性能下降；严重时，接触插塞120甚至与栅极导体层113绝缘，最终导致器件失效。比如图1e就是凹陷结构被直接转移至沟槽内的SEM照片，其中沟槽内的凹陷结构113a的深度约为930±150nm。图1f是接触插塞与栅极导体层接触不良的SEM照片，其中接触插塞120未能与沟槽内的栅极导体层113充分接触而导致器件失效。
因此，期待改进沟槽栅结构的制造工艺，以消除V型Recess带来的不利影响，从而提高沟槽栅结构的质量进而提高半导体器件的质量。
发明内容
有鉴于此，本发明提供了一种半导体器件及其沟槽栅结构的制造方法，在保证该半导体器件的沟槽栅结构具有较高质量的同时，还降低了沟槽栅结构的制造难度与制造成本。
根据本发明实施例的一方面，提供了一种沟槽栅结构的制造方法，包括如下步骤：
在半导体结构表面形成牺牲层，其中半导体结构包括半导体层、位于半导体层中的沟槽、覆盖于半导体层上并填充于沟槽内的栅极导体层，且对应于沟槽的栅极导体层表面具有凹陷结构，牺牲层至少填充凹陷结构的一部分；
同步刻蚀牺牲层与栅极导体层，以平坦化栅极导体层的表面。
可选地，形成上述牺牲层的步骤包括：在半导体结构表面涂覆流体状材料，使流体状材料流入凹陷结构内，形成牺牲层。
可选地，上述流体状材料选自如下材料中的至少一种：光刻胶、硅酸盐玻璃、旋涂玻璃、硅酸乙酯，以及抗反射涂层组合物。
可选地，形成牺牲层的步骤还包括：对流体状材料进行固化处理。
可选地，位于半导体层表面的牺牲层的厚度为80～120nm。
可选地，栅极导体层的厚度大于或等于沟槽最大宽度的一半，且栅极导体层的厚度与沟槽的最大宽度之差不超过100nm。
可选地，在同步刻蚀牺牲层与栅极导体层的步骤中，控制牺牲层被刻蚀的速率不大于栅极导体层被刻蚀的速率。
可选地，牺牲层与栅极导体层的刻蚀选择比为0.8至0.9。
可选地，牺牲层仅填充凹陷结构的一部分，在同步刻蚀牺牲层与栅极导体层的步骤之前，前述制造方法还包括：对栅极导体层进行刻蚀，直至剩余的栅极导体层与牺牲层齐平。
根据本发明实施例的另一方面，提供了一种半导体器件的制造方法，包括如上所述的沟槽栅结构的制造方法。
根据本发明实施例提供的沟槽栅结构的制造方法，通过在栅极导体层的凹陷结构处填充牺牲层，修补了栅极导体层具有凹陷结构的表面，从而获得较为平整的表面，然后在同步刻蚀栅极导体层与牺牲层的过程中，修补后的平整表面整体以较为一致的速率被刻蚀，从而有效消除了V型Recess，使该半导体器件的沟槽栅结构具有较高的质量，也使半导体器件的性能得以保证。此外，此制造工艺容易实现，与采用CMP相比，能够降低沟槽栅结构的制造难度与制造成本。
进一步地，通过对牺牲层的厚度、刻蚀选择比、栅极导体层的厚度等条件进行调整，实现了对工艺的灵活、有效控制，进一步消除V型Recess对器件性能带来的不利影响。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例的附图作简单介绍，显而易见地，下面的描述中的附图仅涉及本发明的一些实施例，而非对本发明的限制。
图1a至图1d示出了相关技术中制造半导体器件的沟槽栅结构的方法在一些阶段的截面图。
图1e为凹陷结构被直接转移至沟槽内的SEM照片。
图1f为接触插塞与栅极导体层接触不良的SEM照片。
图1g示出了采用CMP工艺去除凹陷结构后形成的沟槽栅结构的示意图。
图2a至图2d示出了本发明实施例制造半导体器件的沟槽栅结构的方法在一些阶段的截面图。
图3为同步刻蚀牺牲层与栅极导体层后的SEM照片。
具体实施方式
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
参考图1g并结合图1a至图1f，为了减小上文所述V型Recess对器件性能所造成的不良影响，使得接触插塞120能够完全穿过隔离层102与栅极导体层113形成有效接触，目前通常采取的解决方案，是沉积更厚的栅极导体层113以充分填充沟槽111，并控制凹陷结构113a的底部高出半导体层101表面，然后采用化学机械抛光(CMP)工艺将栅极导体层113表面磨平，从而尽可能地去除凹陷结构113a，随后再对栅极导体层113进行回刻，这样，位于沟槽111内的栅极导体层113的形貌将会较为平整。
但是，采用上述手段除了需要增加CMP这一步骤外，还需要增加淀积停止层、CMP后清洗等多道工序，不仅会导致加工成本和时间成本大幅度提高，而且生长更厚的栅极导体层113还会影响扩散炉的产能、维护频度等。因此，需要提供一种新的沟槽栅结构的制造工艺，以在有效降低V型Recess对器件性能带来的不利影响的同时，降低制造成本和制造难度。
图2a至图2d示出了本发明实施例制造半导体器件的沟槽栅结构的方法在一些阶段的截面图。
如图2a和图2b所示，本发明实施例的沟槽栅结构制造工艺，包括：在半导体结构表面形成牺牲层202。该半导体结构包括：半导体层201、沟槽211、栅介质层212以及栅极导体层213。沟槽211位于半导体层201中，栅介质层212位于半导体层201的表面与沟槽211的内表面，栅极导体层213覆盖于栅介质层212上并填充于沟槽211内。其中，对应于沟槽211的栅极导体层213表面具有凹陷结构213a。
在本实施例中，半导体层201具体可根据待制作的半导体器件确定，例如半导体层201可以为单晶片或外延片等，其中单晶片可以是N型掺杂或P型掺杂，外延片包括单晶片以及位于单晶片表面的外延层。此外，半导体层201中还可以有掺杂区(体区)等。
如图2a所示，沟槽211呈U型，沟槽211的顶部开口位于半导体层201的表面，沟槽211的底部位于半导体层201中，且自沟槽211底部至顶部，沟槽211的宽度一般呈递增趋势。沟槽211具体可以采用离子铣刻蚀、等离子刻蚀、反应离子刻蚀、激光烧蚀等各向异性刻蚀手段获得，对此不做特别限定。并且，根据功能不同，可以在半导体层201中形成多种不同形貌、尺寸的沟槽211。一般而言，随着沟槽211的宽度变大，相应形成的凹陷结构213a也越深。
栅介质层212的材质比如可以是二氧化硅、氮化硅等绝缘材料，具体可以采用热氧化工艺或者化学气相沉积工艺获得。栅极导体层213的材料包括多晶硅，然而本发明实施例并不限于此，本领域技术人员可以根据需要对栅介质层212与栅极导体层213的材料进行其它选择。
牺牲层202至少填充凹陷结构213a的一部分。本实施例中，如图2b所示，牺牲层202完全填充凹陷结构213a，并覆盖于半导体层101表面。即牺牲层202的表面高于栅极导体层213的正常表面(除凹陷结构213a外的栅极导体层213的表面)。
在形成牺牲层202的步骤中，可以通过在半导体结构表面涂覆流体状材料，使流体状材料流入凹陷结构213a内以形成牺牲层202。在本实施例中，流体状材料是在一定温度下具有一定流动性且直接或经过简单处理即可通过干法刻蚀去除的材料。比如正性光刻胶、负性光刻胶、抗反射涂层组合物、硅酸乙酯、硅酸盐玻璃、旋涂玻璃(SOG)。其中硅酸盐玻璃可以包括磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)和硼磷硅酸盐玻璃(BPSG)中的至少一种。采用上述硅酸盐玻璃、旋涂玻璃、硅酸乙酯作为流体状材料，可以形成以SiO2作为主要成分的牺牲层202；采用抗反射涂层组合物作为流体状材料，可以获得作为牺牲层202的抗反射涂层。综合考虑到材料成本和实际填充凹陷结构213a的效果，一般选正性光刻胶。
在该步骤中，例如采用旋涂工艺将流体状材料涂覆在栅极导体层213的表面，利用其流动性，流体状材料流入凹陷结构213a内，从而获得一个较为平坦的表面。此外，还可以基于流体状材料的黏度等因素合理调节旋涂过程中的转速、环境温度等参数，即可获得表面较为平坦的牺牲层202。
在一些优选的实施例中，还可以对流体状材料进行固化处理，比如当牺牲层202的材料选用正性光刻胶、负性光刻胶时，可以采用烘烤的方式对其进行固化，以去除其中的水分等小分子化合物，更有利于后续步骤的进行。
在本实施例中，牺牲层202也可以略低于栅极导体层213的正常表面，即流体状材料仅仅填充凹陷结构213a的一部分，并不将凹陷结构213a填满；或者，牺牲层202的表面也可以与栅极导体层213的正常表面齐平，即流体状材料将凹陷结构213a填充完全，并与栅极导体层213构成一个较为完整平坦的表面。
合理控制牺牲层202的厚度有利于更好的降低凹陷结构213a对器件性能带来的不利影响。在实际工艺中发现，当牺牲层202的表面高于栅极导体层213的正常表面，更有利于消除V型Recess。并且，一般而言，牺牲层202的厚度越大平坦化效果越好，但过厚的牺牲层202会增加后续步骤的刻蚀时间。在具体实施过程中，通常控制牺牲层202的厚度为80～120nm。参考图2b，牺牲层202的厚度指的是牺牲层202的表面与栅极导体层213正常表面之间的垂直距离L，或者说，牺牲层202的厚度指的是位于半导体层201上方部分的牺牲层202的厚度。
进一步的，同步刻蚀牺牲层202与栅极导体层213，以平坦化栅极导体层213的表面，如图2c所示。
在该步骤中，如果上一步形成的牺牲层202表面与栅极导体层213的表面齐平，或者，牺牲层202的表面高于栅极导体层213的表面，通过选择合适的刻蚀条件，使牺牲层202和栅极导体层213的刻蚀选择比接近，以尽量消除凹陷结构213a。具体可以通过调整适宜的反应气体的配比等刻蚀条件，以实现相应的刻蚀选择比。在一些其他实施例中，如果牺牲层202仅仅填充凹陷结构213a的一部分，并未将凹陷结构213a填满，需要在同步刻蚀牺牲层202与栅极导体层213的步骤之前，先对栅极导体层213进行刻蚀，直至剩余的栅极导体层213与牺牲层202齐平或基本齐平，之后再进行同步刻蚀牺牲层202与栅极导体层213的步骤。
理论上来讲，在同步刻蚀牺牲层202与栅极导体层213的过程中，最好保持牺牲层202与栅极导体层213的刻蚀速率接近甚至趋于相同，但是在实际工艺中发现，当控制牺牲层202的刻蚀速率略低于栅极导体层213的刻蚀速率时，能够在更大程度上消除凹陷结构213a的影响。猜测是由于大面积牺牲层202被刻蚀去除后，只有凹陷结构213a内还残留有少量牺牲层202，大面积栅极导体层213暴露，使得刻蚀反应发生变化，加快了剩余牺牲层202的刻蚀。又考虑到栅极导体层213的淀积原理，处于开口闭合位置(凹陷结构213a处)的栅极导体层213刻蚀速率较其它位置略快，因此最好控制牺牲层202的刻蚀速率略小于栅极导体层213的刻蚀速率。在具体实施过程中，当控制牺牲层202与栅极导体层213的刻蚀选择比在0.8至0.9之间，即可有效消除V型Recess，获得表面较为平整的栅极导体层213，达到器件工艺要求。
此外，栅极导体层213的淀积厚度也会影响凹陷结构213a的深度，进而影响后续的平坦化效果。一般而言，只要栅极导体层213的淀积厚度等于或大于沟槽211最大宽度(不考虑栅介质层212)的二分之一即可将沟槽211填满，越厚的栅极导体层213得到的表面越平整，即凹陷结构213a越浅，但又会增加后续的刻蚀时间。在具体实施过程中，一般将栅极导体层213的淀积厚度控制在Dmax至Dmax+100nm之内，其中Dmax为沟槽211最大宽度的二分之一。当然，在沟槽211为多个的情况下，Dmax为最大沟槽的最大宽度。
同步刻蚀牺牲层202与栅极导体层213的步骤可以在刻蚀到达凹陷结构213a的底部附近时停止。然后可以进一步去除位于半导体层201上方的栅极导体层213，并保留至少部分位于沟槽211中的栅极导体层213，如图2d所示。在该步骤中，例如采用栅极导体层213与栅介质层212高选择比的条件继续刻蚀剩余的栅极导体层213，直至沟槽211内的栅极导体层213的厚度达到预设厚度。在对栅极导体层213进行上述回刻之后，还可以根据实际器件需要，刻蚀去除位于半导体层201上方的栅介质层212。
图3是同步刻蚀牺牲层与栅极导体层后的SEM照片。对比图1e与图3，在基本相同的沟槽形貌以及基本相同的凹陷结构的条件下，采用现有技术，凹陷结构113a被直接转移到沟槽内，使最终凹陷结构113a的深度高达930±150nm；而采用本实施例提供的技术方案，通过增加牺牲层202，先同步刻蚀牺牲层202与栅极导体层213以尽量消除凹陷结构213a，之后再单独刻蚀栅极导体层213，转移至沟槽211内凹陷结构213a的深度会明显减小，大约为450±100nm，达到了工艺要求。
因此，本发明实施例提供的沟槽栅结构的制造方法，能够有效减小沟槽211内凹陷结构213a的深度，解决因V型Recess所带来的接触插塞接触不良等问题。并且通过对牺牲层202的厚度、刻蚀选择比、栅极导体层213的厚度等条件进行调整，实现对工艺的灵活、有效控制，满足多种形貌、尺寸的沟槽栅结构的工艺要求，因此该技术方案能够应用于VDMOS、IGBT等多种器件的加工工艺中。
此外，与制作更厚的栅极导体层后再进行CMP的方案相比，本发明实施例提供的沟槽栅结构的制造方法以及在此基础上的半导体器件的制造方法，能够大幅度降低制作成本及制作周期。此外，由于不需要单独配置CMP设备，因此还大幅度降低了设备成本。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。

Claims (10)

1.一种沟槽栅结构的制造方法，包括如下步骤：
在半导体结构表面形成牺牲层，其中所述半导体结构包括半导体层、位于所述半导体层中的沟槽、覆盖于所述半导体层上并填充于所述沟槽内的栅极导体层，且对应于所述沟槽的栅极导体层表面具有凹陷结构，所述牺牲层至少填充所述凹陷结构的一部分；
同步刻蚀所述牺牲层与所述栅极导体层，以平坦化所述栅极导体层的表面。
2.根据权利要求1所述的制造方法，其中，形成所述牺牲层的步骤包括：在所述半导体结构表面涂覆流体状材料，使所述流体状材料流入所述凹陷结构内，形成所述牺牲层。
3.根据权利要求2所述的制造方法，其中，所述流体状材料选自如下材料中的至少一种：
光刻胶、硅酸盐玻璃、旋涂玻璃、硅酸乙酯，以及抗反射涂层组合物。
4.根据权利要求3所述的制造方法，其中，形成所述牺牲层的步骤还包括：对所述流体状材料进行固化处理。
5.根据权利要求1-4任一项所述的制造方法，其中，位于所述半导体层表面的所述牺牲层的厚度为80～120nm。
6.根据权利要求5所述的制造方法，其中，所述栅极导体层的厚度大于或等于所述沟槽最大宽度的一半，且所述栅极导体层的厚度与所述沟槽的最大宽度之差不超过100nm。
7.根据权利要求1-6任一项所述的制造方法，其中，在同步刻蚀所述牺牲层与所述栅极导体层的步骤中，控制所述牺牲层被刻蚀的速率不大于所述栅极导体层被刻蚀的速率。
8.根据权利要求7所述的制造方法，其中，所述牺牲层与所述栅极导体层的刻蚀选择比为0.8至0.9。
9.根据权利要求1-4任一项所述的制造方法，其中，所述牺牲层仅填充所述凹陷结构的一部分，在同步刻蚀所述牺牲层与所述栅极导体层的步骤之前，所述制造方法还包括：对所述栅极导体层进行刻蚀，直至剩余的所述栅极导体层与所述牺牲层齐平。
10.一种半导体器件的制造方法，包括如权利要求1-9任一项所述的沟槽栅结构的制造方法。
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CN114171641A (zh) * 2021-11-30 2022-03-11 北京燕东微电子科技有限公司 氧化钒薄膜的刻蚀方法与半导体器件的制造方法
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