JP2002313906A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体装置の分離溝に充填材を充填する場合
の工程を簡単にするとともに、分離溝上層部分の平坦性
を容易に確保する。 【解決手段】 ＳＯＩ基板１をエッチングすることでト
レンチ５を形成すると、窒化膜３をストッパとして酸化
膜４をエッチングにより除去してから、窒化膜３をマス
クとして熱処理を行うことでトレンチ５の内壁面に側壁
酸化膜６を形成する。そして、酸化膜４は除去した後
に、トレンチ５に埋め込んだポリシリコンの不要な部分
を除去する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体基板に形成
した絶縁用の分離溝内に充填材を充填する工程を備える
半導体装置の製造方法、及びその製造方法によって製造
される半導体装置に関する。

【０００２】

【従来の技術】図１０及び図１１は、ＳＯＩ(Silicon O
n Insulator)基板上に形成される半導体回路素子の各領
域間を絶縁分離するためトレンチを形成する場合の工程
として、特開平５−１０９８８２号公報に開示されてい
る技術を示す半導体構造の模式的な断面図である。先
ず、張り合わせなどによって形成されたＳＯＩ基板１の
上に、トレンチエッチング用のマスクとして三層の酸化
膜２，窒化膜３及び酸化膜４を順次成膜し（図１０
（ａ）参照）、フォトエッチングによりパターニングを
行う（図１０（ｂ）参照）。

【０００３】最上層の酸化膜４はトレンチをエッチング
する際のマスクである。特に深いトレンチ（例えば５μ
ｍ以上）を形成する場合には、マスク性（シリコンとの
エッチング選択比）を確保するため、０．５μｍ〜１μ
ｍ程度の厚さが必要となる。窒化膜３は、酸化膜４を除
去する際のストッパであり、約１５０ｎｍ程度の厚さに
成膜する。また、酸化膜２は、窒化膜３の成膜時におけ
る応力緩和の役目を果たすものである。

【０００４】次に、パターニングしたマスクを用いて異
方性ドライエッチングを行うことでトレンチ５を形成し
（図１０（ｃ）参照）、形成したトレンチ５の側壁を熱
酸化して側壁酸化膜６を形成する（図１０（ｄ）参
照）。続いて、トレンチ５を埋め戻すため、ポリシリコ
ン７をＣＶＤ（Chemical Vapor Deposition ）法により
成膜し（図１０（ｅ）参照）、酸化膜４をマスクとし
て、トレンチ５に埋め込んだポリシリコン７を酸化膜４
の面までドライエッチング又はＣＭＰによりエッチバッ
クする（図１１（ｆ）参照）。それから、窒化膜３をス
トッパとして、ウエットエッチングにより酸化膜４を除
去する（図１１（ｇ）参照）。

【０００５】次に、窒化膜３をマスクとして、トレンチ
５より上方に突き出しているポリシリコン７を、ドライ
エッチングにより酸化膜２の面までエッチバックする
（図１１（ｈ）参照）。それから、エッチバックしたポ
リシリコン７の表面部分を熱酸化することで酸化膜８を
形成して上部を覆い（図１１（ｉ）参照）、最後に、ウ
エットエッチングによってストッパである窒化膜３を除
去する（図１１（ｊ）参照）。

【０００６】

【発明が解決しようとする課題】以上のような従来技術
では、以下のような問題があった。即ち、トレンチ５に
埋め込んだポリシリコン７の余分な部分を除去するため
に、エッチバック或いはＣＭＰを複数回行っているた
め、トレンチ５の平坦化に要する工数が多くなり生産性
を悪化させている。

【０００７】ここで、ポリシリコン７を図１１（ｆ）〜
図１１（ｈ）に示すように２度に分けてエッチバックし
ている理由を図１２を参照して説明する。例えば、図１
２（ａ）に示す図１１（ｅ）の状態から、ポリシリコン
７を酸化膜２の面まで一気にエッチバックしたとすると
（図１２（ｂ）参照）、その後に、酸化膜４を除去する
ために使用されるウエットエッチング液がトレンチ５の
側壁に形成した酸化膜８に染み込むため、酸化膜８に窪
み９が生じてしまう（図１２（ｃ）参照）。その結果、
トレンチ５の表面部に凹凸が形成され、後の工程におい
てフォトエッチングなどを行う場合に、レジストの塗れ
性悪化や解像不良，エッチングし残りによりパーティク
ルの発生，配線の断線やショートの発生といった問題の
原因となるおそれがある（図１２（ｄ），（ｅ）参
照）。

【０００８】また、図１２（ｂ）では、異方性ドライエ
ッチングにより酸化膜４を露出させてからオーバエッチ
させることでポリシリコン７を酸化膜２の面までエッチ
ングすることになるが、ローディング効果によるエッチ
ングレートの変動によりエッチング量の制御性が悪く、
オーバエッチ量が増加し過ぎると、図１２（ｆ）に示す
ようにトレンチ５の表面部における平坦性が確保されな
くってしまう。

【０００９】更に、トレンチ５に埋め込むポリシリコン
７の膜厚は、トレンチ５の開口幅寸法をＷ１とするとＷ
１／２以上必要であるが、図１３（ａ）に示すように、
酸化膜４の開口幅Ｗ２は、Ｗ２＞Ｗ１となるため、ポリ
シリコン７を埋め込んだ場合、図１３（ｂ）に示すよう
に、トレンチ５の中心部分にポリシリコン７の窪み（段
差）１０が形成されてしまう。この状態のままエッチバ
ックを行うと、やはりトレンチ５の表面部における平坦
性が確保されなくなる（図１３（ｃ）参照）。図１３
（ｂ）に示すようなポリシリコン７における窪みの形成
を防止するには、ポリシリコン７の膜厚を、酸化膜４の
開口幅Ｗ２に対して１／２（Ｗ２／２）以上に設定すれ
ば良いが（図１３（ｄ），（ｅ）参照）、この場合は、
ポリシリコン７の成膜スループットを悪化させることに
なる。

【００１０】本発明は上記事情に鑑みてなされたもので
あり、その目的は、分離溝に充填材を充填する場合の工
程を簡単にするとともに、分離溝上層部分の平坦性を容
易に確保することができる半導体装置の製造方法、及び
その製造方法によって製造された半導体装置を提供する
ことにある。

【００１１】

【課題を解決するための手段】請求項１記載の半導体装
置の製造方法によれば、半導体基板をエッチングするこ
とで分離溝を形成すると、酸化膜とのエッチング選択性
を有する中間膜をストッパとして第２酸化膜をエッチン
グにより除去してから、中間膜をマスクとして熱処理を
行うことで分離溝の内壁面に酸化膜を形成する。

【００１２】この場合、第１酸化膜は、その上層に中間
膜が成膜される場合の応力を緩和する作用をなしている
が、第２酸化膜をエッチングにより除去する場合には、
第１酸化膜の分離溝に対して露出している部分も同時に
エッチングされることが避けられない。この工程におい
て第１酸化膜が過剰にエッチングされると上層の平坦性
を確保し難くなることから、第２酸化膜を除去するため
のエッチング時間は極力短くすることが望ましい。

【００１３】ところで、従来技術では、分離溝を形成し
た直後に熱処理を行って分離溝の内壁面に酸化膜を形成
していたため、その熱処理が第２酸化膜に対するアニー
ル（デンシファイ）として作用することから第２酸化膜
の膜質を不用意に向上させている。その結果、第２酸化
膜を除去するためのエッチング時間がより多く必要とな
って第１酸化膜の過剰なエッチングが進む傾向にあり、
上層の平坦性を確保することが困難であった。

【００１４】そして、本発明では、分離溝を形成した
後、熱処理を行う前に第２酸化膜を除去するので、第２
酸化膜のエッチングレートが従来よりも高くなり、より
短い時間でエッチングを完了させることが可能となる。
従って、第１酸化膜のエッチングを抑制して上層の平坦
性を良好に確保することができ、分離溝の上層部分を平
坦化する工程を削減することが可能となる。

【００１５】請求項２記載の半導体装置の製造方法によ
れば、分離溝内に充填材を充填した後に不要な部分の充
填材を除去する工程を行う。この場合、第２酸化膜は既
に除去されているので、従来とは異なり、第２酸化膜を
除去するためのエッチングによって分離溝の内壁酸化膜
が浸食されるおそれがなく、充填材を１回の工程で必要
なだけ除去することが可能となり、工程を削減すること
ができる。

【００１６】請求項３記載の半導体装置の製造方法によ
れば、不要な部分の充填材を除去する場合、分離溝の上
方に位置する充填材を残留させるので、従来とは異な
り、分離溝の上方に位置する部位を平坦化するために必
要としていたエッチバックや研磨などの工程が不要とな
り、その分の工程を削減して簡素化することができる。
請求項４記載の半導体装置の製造方法によれば、充填材
に、半導体基板上に形成する回路素子の一部を構成する
ための導電性材料を用いるので、分離溝を充填する工程
を、前記回路素子を形成するための工程と共通化して実
行することができ、工程をより削減することができる。

【００１７】請求項５記載の半導体装置の製造方法によ
れば、分離溝内に充填材を充填する工程の実行後に回路
素子の一部を形成するためのパターニング工程を行い、
そのパターニングにおいて分離溝の上方に位置する充填
材をマスクして残留させるので、パターニング工程と不
要な充填材を除去する工程とを共通化することができ
る。

【００１８】請求項６記載の半導体装置の製造方法によ
れば、充填材に、ＦＥＴ素子のゲート電極を構成するた
めの多結晶シリコンを用いるので、ＦＥＴ素子を形成す
ると同時に分離溝を多結晶シリコンで充填することがで
きる。

【００１９】請求項７記載の半導体装置の製造方法によ
れば、パターニング工程の実行後に多結晶シリコンを酸
化する工程を実行するので、分離溝の充填材とゲート電
極の構成要素とを共通に酸化させることができる。

【００２０】請求項８記載の半導体装置の製造方法によ
れば、分離溝に充填した多結晶シリコンにリンをドープ
する工程を行った後に、多結晶シリコンを酸化する工程
を行うので、分離溝上部の多結晶シリコンを酸化する際
にそのエッジ部分に丸みを持たせることができる。従っ
て、上層の平坦性を一層良好にすることができる。

【００２１】請求項９記載の半導体装置の製造方法によ
れば、多結晶シリコンを充填する前の分離溝の幅寸法を
Ｗ，ゲート電極を構成する部分の多結晶シリコンの膜厚
をａとすると、両者の関係をａ≧０．７５Ｗに設定す
る。即ち、斯様に設定を行うことで、上層の平坦性を良
好に確保できることが実験的に確認されている。

【００２２】請求項１０記載の半導体装置の製造方法に
よれば、第１酸化膜をフィールド酸化膜として成膜する
ので、フィールド酸化膜を成膜する際に発生する応力に
より分離溝の近傍においてダメージを受けた部分が核と
なって結晶欠陥が発生することを防止できる。

【００２３】請求項１１記載の半導体装置の製造方法に
よれば、フィールド酸化膜が成膜されていない部分、所
謂アクティブ領域（パッド酸化膜）に分離溝を形成す
る。即ち、上述したように、第２酸化膜をエッチングに
より除去する場合には、第１酸化膜の分離溝に対して露
出している部分も同時にエッチングされる（サイドエッ
チ）ので、フィールド酸化膜が成膜されない部分に分離
溝を形成すれば、サイドエッチの発生する部分の段差が
大きくなることを防止して平坦性を確保することができ
る。

【００２４】請求項１３記載の半導体装置によれば、導
電性材料の電位を所定レベルに固定するので、分離溝で
区切られた各領域に形成される回路素子が夫々動作する
場合に電位的な干渉が発生することをシールド効果によ
って防止することができる。

【００２５】

【発明の実施の形態】（第１実施例）以下、本発明の第
１実施例について図１及び図２を参照して説明する。
尚、図８及び図９と同一部分には同一符号を付して説明
を省略し、以下異なる部分についてのみ説明する。図１
及び図２は、本実施例におけるトレンチの形成工程を示
す半導体構造の模式的な断面図である。先ず、従来と同
様に、ＳＯＩ基板（半導体基板）１の上に、トレンチエ
ッチング用のマスクとして三層の酸化膜（第１酸化膜）
２，窒化膜（中間膜）３及び酸化膜（第２酸化膜）４を
順次成膜し（図１（ａ）参照）、フォトエッチングによ
りパターニングを行う（図１（ｂ）参照）。

【００２６】次に、パターニングしたマスクを用いて異
方性ドライエッチングによりトレンチ（分離溝）５を形
成した後（図１（ｃ）参照）、この時点で、窒化膜３を
ストッパとしてウエットエッチングにより酸化膜４を除
去する（図１（ｄ）参照）。それから、形成したトレン
チ５の側壁を熱酸化して側壁酸化膜６を形成する（図１
（ｅ）参照）。

【００２７】続いて、ポリシリコン（充填材）７をＣＶ
Ｄ法により成膜してトレンチ５に埋め込み（図２（ｆ）
参照）、埋め込んだポリシリコン７を酸化膜２の面まで
ドライエッチング又はＣＭＰによりエッチバックする
（図２（ｇ）参照）。それから、エッチバックしたポリ
シリコン７の表面部分を熱酸化することで酸化膜８を形
成して上部を覆い（図２（ｈ）参照）、最後に、ウエッ
トエッチングによってストッパである窒化膜３を除去す
る（図２（ｉ）参照）。斯様にして半導体装置１１を形
成する。

【００２８】以上のように本実施例によれば、ＳＯＩ基
板１をエッチングすることでトレンチ５を形成すると、
窒化膜３をストッパとして酸化膜４をエッチングにより
除去してから、窒化膜３をマスクとして熱処理を行うこ
とでトレンチ５の内壁面に側壁酸化膜６を形成するよう
にした。

【００２９】即ち、従来とは異なり、トレンチ５を形成
した後、側壁酸化膜６を形成するための熱処理を行う前
に酸化膜４を除去するので、酸化膜４のエッチングレー
トが従来よりも高くなり、より短い時間（約１／２）で
エッチングを完了させることが可能となる。従って、酸
化膜２のエッチングを抑制して上層の平坦性を良好に確
保することができる。

【００３０】また、本実施例によれば、酸化膜４は除去
した後に不要な部分のポリシリコン７を除去するので、
従来とは異なり、酸化膜４を除去するためのエッチング
によってトレンチ５の側壁酸化膜６が浸食されるおそれ
がない。従って、ポリシリコン７を１回の工程で必要な
だけ除去することが可能となり、工程を削減することが
できる。

【００３１】（第２実施例）図３乃至図７は本発明の第
２実施例を示すものである。第２実施例も、ＳＯＩ基板
（半導体基板）１２にトレンチを形成する場合を示す。
尚、図３（ａ）に示すＳＯＩ基板１２には、ウェル等の
拡散層１３とフィールド（ＬＯＣＯＳ：LOCal Oxidatio
n of Silicon）酸化膜（第１酸化膜）１４とが形成され
ている。

【００３２】そして、フィールド酸化膜１４の上層に窒
化膜（中間膜）１５及び酸化膜（第２酸化膜）１６を成
膜し、フィールド酸化膜１４が形成されている部位に、
第１実施例と同様にフォトエッチングによってパターニ
ングを行う（図３（ｂ）参照）。

【００３３】次に、異方性ドライエッチングによりトレ
ンチ（分離溝）１７を形成した後（図３（ｃ）参照）、
ウエットエッチングにより酸化膜１６を除去する（図３
（ｄ）参照）。それから、形成したトレンチ１７の側壁
を熱酸化して側壁酸化膜１８を形成する（図３（ｅ）参
照）。

【００３４】続いて、ウエットエッチングにより窒化膜
１５を除去した後、フィールド酸化膜１４と同時に形成
された薄い酸化膜（パッド酸化膜）１４ａをウエットエ
ッチングによって除去し（図４（ｆ）参照）、当該部分
をＦＥＴ素子のゲートとして構成するため再度酸化を行
ってゲート酸化膜１９を形成する（図４（ｇ）参照）。
それから、ポリシリコン（多結晶シリコン，導電性材
料，充填材）２０をＣＶＤ法により成膜してトレンチ１
７に埋め込む（図４（ｈ）参照）。この場合、ポリシリ
コン２０の膜厚ａはトレンチ１７の開口幅Ｗの０．７５
倍以上とする（ａ≧０．７５Ｗ）。

【００３５】この場合、ポリシリコン２０は、ＳＯＩ基
板１２上に形成されるＭＯＳＦＥＴ素子のゲート電極を
構成する材料としても用いられる。例えば、トレンチ１
７の開口幅が約０．５μｍ，トレンチ１７の深さが約１
０μｍのような高アスペクト比で形成される場合でも、
ゲート電極としてのポリシリコン２０の膜厚を約４００
ｎｍ程度にすることでトレンチ１７の充填材と兼用する
ことが可能となる。

【００３６】尚、先に酸化膜１６を除去してからポリシ
リコン２０を成膜しているので、ポリシリコン２０をト
レンチ１７に埋め込んだ場合に生じる窪み（段差）は、
従来と比較して浅くなるように改善される（図４（ｋ）
参照）。

【００３７】次に、ＦＥＴ素子のパターニング用フォト
マスクを用いて、トレンチ１７に埋め込んだポリシリコ
ン２０の上部をもレジスト２１によってマスクし、エッ
チングを行うことでゲート電極２２と、トレンチ電極２
３とを同時にパターニングする（図４（ｉ）参照）。続
いて、レジスト２１を除去してからゲート電極２２及び
トレンチ電極２３を熱酸化して酸化被膜２４，２５を形
成し、ゲート電極２２の丸めとトレンチ電極２３上部の
平坦化とを行う（図４（ｊ）参照）。斯様にして半導体
装置２６を形成する。

【００３８】図５は、トレンチ電極２３に配線２７を施
して例えばグランドに接続することで、トレンチ１７部
分をグランド電位に設定する場合の半導体装置２６の状
態を示す（ａ）平面図，（ｂ）は（ａ）のＡ−Ａ′断面
図である。但し、図５（ａ）では配線２７を図示してお
らず、また、符号は、図５（ｂ）との対照を容易にする
ため、必ずしも表面に配置されているものに付してはい
ない。

【００３９】即ち、トレンチ電極２３を酸化する場合に
コンタクトホール２８を形成しておき、その部分に例え
ばアルミニュウムなどによって配線２７を施し、その配
線２７をグランドに接続する。斯様にしてトレンチ１７
部分をグランド電位に設定することでシールド効果が生
じ、図５中その右隣に形成されているＭＯＳＦＥＴ素子
（回路素子）２９が動作した場合に、トレンチ１７の左
側に形成される別の素子に電位干渉を及ぼすことを防止
することができる。

【００４０】また、図６は、従来技術のようにポリシリ
コン７をトレンチ５の上方部分に残さないようにエッチ
バックする場合を示し、図７は、第２実施例のようにポ
リシリコン２０をトレンチ１７の上方部分に残す場合を
示す。即ち、トレンチにポリシリコンを埋め込む場合、
ポリシリコンはトレンチの側壁側から成長して中央部分
に向かって成長し、その結果、中央部分に深さＸ１の窪
みが形成されるようになる。そして、図６のようにポリ
シリコン７をエッチバックすると、中央部分の窪みがよ
り深く（Ｘ２＞Ｘ１）なるようにエッチングされてしま
う。

【００４１】これに対して、図７のケースでは、ポリシ
リコン２０をトレンチ１７の上方部分には残してトレン
チ電極２３を形成し、その他の不要な部分だけをパター
ニングにより除去しているので、中央部分の窪みがＸ１
以上深くなることはなく、平坦性を確保することができ
る。

【００４２】以上のように第２実施例によれば、不要な
部分のポリシリコン２０を除去する場合、トレンチ１７
の上方に位置するポリシリコン２０を残留させるので、
従来とは異なり、トレンチ１７の上方に位置する部位を
平坦化するために必要としていたエッチバックや研磨な
どの工程が不要となり、その分の工程を削減して簡素化
することができる。また、ポリシリコン２０により、Ｓ
ＯＩ基板１２上に形成するＦＥＴ素子２９のゲート電極
２２をも構成するので、トレンチ１７を充填する工程
を、ＦＥＴ素子２９を形成するための工程と共通化して
実行することができ、工程をより削減することができ
る。

【００４３】具体的には、トレンチ１７内にポリシリコ
ン２０を充填した後、ＦＥＴ素子２９の一部を形成する
ためのパターニング工程を行い、そのパターニングにお
いてトレンチ１７の上方に位置するポリシリコン２０を
マスクして残留させるので、パターニング工程と不要な
ポリシリコン２０を除去する工程とを共通化することが
できる。また、パターニング工程の実行後にポリシリコ
ン２０を酸化するので、トレンチ１７のポリシリコン２
０とゲート電極２２の構成要素とを共通に酸化させるこ
とができる。そして、トレンチ１７の上方に残留させた
ポリシリコン２０によりトレンチ電極２３を形成するこ
とができる。

【００４４】更に、トレンチ１７の幅寸法をＷ，ゲート
電極２２を構成する部分のポリシリコン２０の膜厚をａ
として、ａ≧０．７５Ｗに設定したので、上層の平坦性
を良好に確保することができる。加えて、第１酸化膜を
フィールド酸化膜１４として成膜するので、フィールド
酸化膜１４を成膜する際に発生する応力によりトレンチ
１７の近傍においてダメージを受けた部分が核となって
結晶欠陥が発生することを防止できる。

【００４５】更にまた、半導体装置２４のトレンチ電極
２３をグランドに接続することで、トレンチ１７に埋め
込まれたポリシリコン２０の電位を所定レベルに固定す
るので、トレンチ１７で区切られた各領域に形成される
回路素子が夫々動作する場合に電位的な干渉が発生する
ことをシールド効果によって防止することができる。

【００４６】（第３実施例）図８及び図９は、本発明の
第３実施例を示すものである。第３実施例は、第２実施
例におけるＳＯＩ基板１２において、ＳＯＩ基板１２の
パッド酸化膜１４ａ部分に、第２実施例と同様の構成を
なすトレンチ１７を形成するものである。

【００４７】即ち、図８（ａ）〜（ｅ），図９（ｆ）〜
（ｊ）は、第２実施例の図３（ａ）〜（ｅ），図４
（ｆ）〜（ｊ）に対応するプロセスであり、トレンチ１
７の形成箇所が異なるだけでプロセスについては第２実
施例と同様に行われる。以上のプロセスで形成されたも
のが半導体装置３０を構成している。

【００４８】以上のように第３実施例によれば、フィー
ルド酸化膜１４が成膜されていない部分、所謂アクティ
ブ領域たるパッド酸化膜１４ａにトレンチ１７形成する
ので、酸化膜１４をエッチングにより除去する際にパッ
ド酸化膜１４ａにサイドエッチが発生しても、その部分
の段差が大きくならない。

【００４９】例えば、第２実施例のようにフィールド酸
化膜１４の部分にトレンチ１７を形成した場合の段差が
約９０００オングストロームであるとすると、パッド酸
化膜１４ａにトレンチ１７を形成した場合の段差は約４
００オングストローム程度となる。従って、上層の平坦
性を容易に確保することができる。

【００５０】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。例えば、第２実施例において、トレ
ンチ１７に充填したポリシリコン２０にリン（Ｐ）をド
ープしてから、ポリシリコン２０を酸化する工程を行っ
ても良い。すると、トレンチ１７上部のポリシリコン２
０を酸化する際にそのエッジ部分により大きな丸みを持
たせることができるので、上層の平坦性を一層良好にす
ることができる。半導体基板は、ＳＯＩ基板に限ること
なくバルク基板でも良い。トレンチに導電性材料を埋め
込むと同時形成する回路素子はＭＯＳＦＥＴに限らず、
ＩＧＢＴやバイポーラトランジスタなどでも良い。トレ
ンチの幅寸法Ｗとゲート電極を構成する部分のポリシリ
コンの膜厚ａとを必ずしもａ≧０．７５Ｗに設定する必
要はなく、個々の設計に応じて適宜変更すば良い。中間
膜は窒化膜に限ることなく、酸化膜に対してエッチング
選択性を有するものであれば良い。

【図面の簡単な説明】

【図１】本発明の第１実施例であり、トレンチの形成工
程を示す半導体構造の模式的な断面図（その１）

【図２】図１相当図（その２）

【図３】本発明の第２実施例を示す図１相当図

【図４】図２相当図

【図５】トレンチ部分をグランド電位に設定する場合の
半導体装置の状態を示すもので（ａ）は平面図，（ｂ）
は（ａ）のＡ−Ａ′断面図

【図６】従来技術において、（ｂ）は、ポリシリコンを
（ａ）の状態からエッチバックした状態を示す図

【図７】第２実施例において、（ｂ）は、ポリシリコン
の不要部を（ａ）の状態からパターニングによって除去
した状態を示す図

【図８】本発明の第３実施例を示す図３相当図

【図９】図４相当図

【図１０】従来技術を示す図１相当図

【図１１】図２相当図

【図１２】（ａ）〜（ｅ）は、ポリシリコンを２度に分
けてエッチバックする理由を説明する図，（ｆ）は
（ｂ）においてオーバエッチ量が増加し過ぎ過ぎた状態
を示す

【図１３】トレンチに埋め込むポリシリコンの膜厚と、
その後工程におけるエッチバック状態との関係を示す図

【符号の説明】

１はＳＯＩ基板（半導体基板）、２は酸化膜（第１酸化
膜）、３は窒化膜（中間膜）、４は酸化膜（第２酸化
膜）、５はトレンチ（分離溝）、６は側壁酸化膜、７は
ポリシリコン（充填材）、８は酸化膜、１１は半導体装
置、１２はＳＯＩ基板（半導体基板）、１４はフィール
ド酸化膜（第１酸化膜）、１５は窒化膜（中間膜）、１
６は酸化膜（第２酸化膜）、１７はトレンチ（分離
溝）、１８は側壁酸化膜、２０はポリシリコン（多結晶
シリコン，導電性材料，充填材）、２２はゲート電極、
２３はトレンチ電極、２６は半導体装置、２９はＭＯＳ
ＦＥＴ素子（回路素子）、３０は半導体装置を示す。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ３０１Ｒ Ｆターム(参考） 5F032 AA09 AA35 AA45 AA47 AA77 AA84 CA17 DA25 DA27 DA28 DA53 DA78 5F048 AA04 AC01 BA16 BB05 BG05 BG14 5F110 AA16 AA18 CC02 DD24 EE09 EE33 EE45 FF02 FF22 GG02 NN62 NN63 NN65 NN66 QQ08 QQ19 5F140 AA15 AA40 AC36 BA01 BE07 BF01 BF04 BG08 BG12 BG28 BG49 CB01 CB04 CB06 CE06 CE07 CF00

Claims (13)

【特許請求の範囲】
1. 【請求項１】 半導体基板の主面上に、第１酸化膜，酸
   化膜とのエッチング選択性を有する中間膜及び第２酸化
   膜を成膜する工程と、 前記半導体基板の主面上における所定部位を露出する開
   口を、前記第１及び第２酸化膜並びに中間膜に形成する
   工程と、 前記第２酸化膜をマスクとし、前記開口を介して前記半
   導体基板をエッチングすることで分離溝を形成する工程
   と、 前記中間膜をストッパとして、前記第２酸化膜をエッチ
   ングにより除去する工程と、 前記中間膜をマスクとして、熱処理を行うことで前記分
   離溝の内壁面に酸化膜を形成する工程と、 前記分離溝内に充填材を充填する工程とを備えることを
   特徴とする半導体装置の製造方法。
2. 【請求項２】 前記分離溝内に充填材を充填する工程の
   実行後に、不要な部分の充填材を除去する工程を行うこ
   とを特徴とする請求項１記載の半導体装置の製造方法。
3. 【請求項３】 前記充填材を除去する工程において、前
   記分離溝の上方に位置する充填材を残留させることを特
   徴とする請求項２記載の半導体装置の製造方法。
4. 【請求項４】 前記充填材に、前記半導体基板上に形成
   する回路素子の一部を構成するための導電性材料を用い
   ることを特徴とする請求項１乃至３の何れかに記載の半
   導体装置の製造方法。
5. 【請求項５】 前記分離溝内に充填材を充填する工程の
   実行後に、前記回路素子の一部を形成するためのパター
   ニング工程を行い、そのパターニングにおいて、前記分
   離溝の上方に位置する充填材をマスクして残留させるこ
   とを特徴とする請求項４記載の半導体装置の製造方法。
6. 【請求項６】 前記充填材に、ＦＥＴ素子のゲート電極
   を構成するための多結晶シリコンを用いることを特徴と
   する請求項４又は５記載の半導体装置の製造方法。
7. 【請求項７】 前記パターニング工程の実行後に、前記
   多結晶シリコンを酸化する工程を実行することを特徴と
   する請求項６記載の半導体装置の製造方法。
8. 【請求項８】 前記分離溝に充填した多結晶シリコンに
   リンをドープする工程を行った後に、前記多結晶シリコ
   ンを酸化する工程を実行することを特徴とする請求項７
   記載の半導体装置の製造方法。
9. 【請求項９】 多結晶シリコンを充填する前の分離溝の
   幅寸法をＷ，ゲート電極を構成する部分の多結晶シリコ
   ンの膜厚をａとすると、両者の関係を、 ａ≧０．７５Ｗ に設定することを特徴とする請求項６乃至８の何れかに
   記載の半導体装置の製造方法。
10. 【請求項１０】 前記第１酸化膜を、フィールド酸化膜
    として成膜することを特徴とする請求項１乃至９の何れ
    かに記載の半導体装置の製造方法。
11. 【請求項１１】 前記フィールド酸化膜が成膜されてい
    ない部分に、前記分離溝を形成することを特徴とする請
    求項１０記載の半導体装置の製造方法。
12. 【請求項１２】 請求項１乃至１１の何れかに記載の半
    導体装置の製造方法によって製造されることを特徴とす
    る半導体装置。
13. 【請求項１３】 請求項４乃至９の何れかに記載の半導
    体装置の製造方法によって製造され、前記導電性材料の
    電位を所定レベルに固定したことを特徴とする半導体装
    置。