JPS63177445A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS63177445A JPS63177445A JP867087A JP867087A JPS63177445A JP S63177445 A JPS63177445 A JP S63177445A JP 867087 A JP867087 A JP 867087A JP 867087 A JP867087 A JP 867087A JP S63177445 A JPS63177445 A JP S63177445A
- Authority
- JP
- Japan
- Prior art keywords
- film
- hole
- silicon film
- interlayer insulating
- side wall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 18
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 18
- 239000010703 silicon Substances 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 14
- 239000011229 interlayer Substances 0.000 claims abstract description 11
- 229910052751 metal Inorganic materials 0.000 claims abstract description 11
- 239000002184 metal Substances 0.000 claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 4
- 239000010410 layer Substances 0.000 abstract description 12
- 238000004544 sputter deposition Methods 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 4
- 238000000992 sputter etching Methods 0.000 abstract description 2
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置の製造方法に関し、特に
多層配線間のスルーホール形状の改良に関するものであ
る。
多層配線間のスルーホール形状の改良に関するものであ
る。
第２図は従来の製造方法による、層間絶縁膜をはさんだ
二層金属配線膜間のスルーホール部の製造工程の一例を
示す断面図である。
二層金属配線膜間のスルーホール部の製造工程の一例を
示す断面図である。
従来の製造方法では、まず（ａ）のようにシリコン基板
１の上に酸化膜２を形成し、その上に第１層アルミニウ
ム（、ｌ）配線Ｈ＊３をパターニングし、さらに上記第
１層ＡＮ配線膜３を覆うように層間絶縁膜４を形成する
。
１の上に酸化膜２を形成し、その上に第１層アルミニウ
ム（、ｌ）配線Ｈ＊３をパターニングし、さらに上記第
１層ＡＮ配線膜３を覆うように層間絶縁膜４を形成する
。
次に（ｂ）のように、第１層ＡＩ配線膜３上部の上記層
間絶縁膜４の予め定められた領域をレジスト膜５をマス
クとして反応性イオンエツチング（ＲＩＢ）によって除
去する。
間絶縁膜４の予め定められた領域をレジスト膜５をマス
クとして反応性イオンエツチング（ＲＩＢ）によって除
去する。
次に（ｅ）のように、レジスト膜５を除去後、第２層Ａ
Ａ配線１１！６をスパッタリング法によって形成する。
Ａ配線１１！６をスパッタリング法によって形成する。
従来の半導体装置の製造方法では、スバッタリフグ法に
よって第２層Ａｌ配線膜を形成する際、第２１ｆｆｌ（
ｅｌのＡに示したスルーホールのふちの部分でのアルミ
ニウムの堆積速度が速いため、その直下のスルーホール
側壁部分ＢではＡの部分のかげとなって堆積速度が非常
に遅くアルミニウム膜の膜厚が薄くなってしまい、場合
によっては断線を起こすという問題点があった。
よって第２層Ａｌ配線膜を形成する際、第２１ｆｆｌ（
ｅｌのＡに示したスルーホールのふちの部分でのアルミ
ニウムの堆積速度が速いため、その直下のスルーホール
側壁部分ＢではＡの部分のかげとなって堆積速度が非常
に遅くアルミニウム膜の膜厚が薄くなってしまい、場合
によっては断線を起こすという問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、第２眉Ａｊ？配線膜のスルーホール部に厚膜
を均一に形成してスルーホール部の断線を防ぎ、さらに
スルーホール部のコンタクト抵抗を下げることを目的と
する。
たもので、第２眉Ａｊ？配線膜のスルーホール部に厚膜
を均一に形成してスルーホール部の断線を防ぎ、さらに
スルーホール部のコンタクト抵抗を下げることを目的と
する。
この発明に係る半導体装置の製造方法は、層間絶縁膜に
スルーホールを開孔した後１．全面にシリコン膜を形成
して、これに異方性エツチングを行ない、シリコン膜を
スルーホール側壁の下半部のみに残し、その後全面に金
属配線膜を形成するものである。
スルーホールを開孔した後１．全面にシリコン膜を形成
して、これに異方性エツチングを行ない、シリコン膜を
スルーホール側壁の下半部のみに残し、その後全面に金
属配線膜を形成するものである。
この発明においては、シリコン膜をスルーホール側壁の
下半分に残すことによって、第２Ｎ金属配線膜を形成す
る際に、上記シリコン膜の表面はスルーホールの縁に堆
積した金属膜のかげにならず、シリコン膜表面にも金属
膜が所望量堆積し、従ってスルーホール側壁部分の金属
膜厚を充分なものにし、スルーホール部の断線を防止す
ることができる。
下半分に残すことによって、第２Ｎ金属配線膜を形成す
る際に、上記シリコン膜の表面はスルーホールの縁に堆
積した金属膜のかげにならず、シリコン膜表面にも金属
膜が所望量堆積し、従ってスルーホール側壁部分の金属
膜厚を充分なものにし、スルーホール部の断線を防止す
ることができる。
以下、この発明の一実施例を図について説明する。
第１図（ａ）〜（Ｃ１は本発明の一実施例による半導体
装置の製造方法を主要工程順に示した断面図である。
装置の製造方法を主要工程順に示した断面図である。
まず、第１図（＆）のように、従来の製造方法によりシ
リコン基板１上に形成した酸化膜２の上に第１層Ａｌ配
線膜３をバターニングし、層間絶縁膜４を形成した後、
第１層Ａｌ配線膜３上部にスルーホールを形成し、その
後全面に多結晶シリコン膜７をＣＶＤ （ケミカル・ベ
ーパー・デポジション）法等により形成する。
リコン基板１上に形成した酸化膜２の上に第１層Ａｌ配
線膜３をバターニングし、層間絶縁膜４を形成した後、
第１層Ａｌ配線膜３上部にスルーホールを形成し、その
後全面に多結晶シリコン膜７をＣＶＤ （ケミカル・ベ
ーパー・デポジション）法等により形成する。
次に第１図（ｂｌに示すように上記多結晶シリコン膜７
を異方性イオンエツチングにより、多結晶シリコン膜７
がスルーホール側壁の下半分に残る程度までエツチング
する。その後、第１図（Ｃ）のようにスパッタリング法
により第２層Ａｌ配線膜６を形成する。
を異方性イオンエツチングにより、多結晶シリコン膜７
がスルーホール側壁の下半分に残る程度までエツチング
する。その後、第１図（Ｃ）のようにスパッタリング法
により第２層Ａｌ配線膜６を形成する。
なお、上記多結晶シリコン膜に変えて、単結晶シリコン
膜あるいは非結晶シリコン膜を用いることも可能であり
、さらに不純物をドープしたシリコン膜であってもよい
。
膜あるいは非結晶シリコン膜を用いることも可能であり
、さらに不純物をドープしたシリコン膜であってもよい
。
このような本実施例では、スルーホール側壁の下半部に
もスルーホールの縁の部分と同程度の堆積速度で金属配
線が形成され、スルーホール側壁部の金属膜厚を充分な
ものにすることができる。
もスルーホールの縁の部分と同程度の堆積速度で金属配
線が形成され、スルーホール側壁部の金属膜厚を充分な
ものにすることができる。
〔発明の効果〕・
以上のように、この発明にかかる半導体装置の製造方法
によれば、シリコン膜をスルーホール側壁の下半部にの
み残すようにしたので、スルーホール部における金運配
線膜の厚さをほぼ均一にでき、スルーホールコンタクト
に関して高い歩留りを有する半導体装置を得ることがで
きる効果がある。
によれば、シリコン膜をスルーホール側壁の下半部にの
み残すようにしたので、スルーホール部における金運配
線膜の厚さをほぼ均一にでき、スルーホールコンタクト
に関して高い歩留りを有する半導体装置を得ることがで
きる効果がある。
第１図（ａｌ〜（Ｃ）は本発明の一実施例による半導体
装置の製造方法を示す主要工程段階の断面図である。第
２図＜３）〜（ｃ）は、従来の製造方法を示す主要工程
段階の断面図である。 図において、１はシリコン基板、２は酸化膜、３は第１
層Ａｌ配線膜、４は層間絶縁膜、５はレジスト膜、６は
第２眉Ａｊ２配線膜、７は多結晶シリコン膜である。 なお、図中同一符号は、同−又は相当部分を示す。
装置の製造方法を示す主要工程段階の断面図である。第
２図＜３）〜（ｃ）は、従来の製造方法を示す主要工程
段階の断面図である。 図において、１はシリコン基板、２は酸化膜、３は第１
層Ａｌ配線膜、４は層間絶縁膜、５はレジスト膜、６は
第２眉Ａｊ２配線膜、７は多結晶シリコン膜である。 なお、図中同一符号は、同−又は相当部分を示す。
Claims (2)
- （１）層間絶縁膜に設けたスルーホールを介して配線を
行なう多層配線構造の半導体装置の製造方法において、 層間絶縁膜にスルーホールを開孔した後、全面にシリコ
ン膜を形成する第１の工程と、 これに異方性エッチングを行ない上記シリコン膜をスル
ーホール側壁の下半部のみに残す第２の工程と、 その後全面に金属配線膜を形成する第３の工程とを含む
ことを特徴とする半導体装置の製造方法。 - （２）上記シリコン膜は多結晶シリコン膜であることを
特徴とする特許請求の範囲第１項記載の半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP867087A JPS63177445A (ja) | 1987-01-16 | 1987-01-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP867087A JPS63177445A (ja) | 1987-01-16 | 1987-01-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63177445A true JPS63177445A (ja) | 1988-07-21 |
Family
ID=11699366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP867087A Pending JPS63177445A (ja) | 1987-01-16 | 1987-01-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63177445A (ja) |
-
1987
- 1987-01-16 JP JP867087A patent/JPS63177445A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH027544A (ja) | 柱の整合及び製造工程 | |
| JPH0618213B2 (ja) | 半導体装置の製造方法 | |
| KR100220933B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
| JPS6042868A (ja) | 非晶質シリコン薄膜電界効果トランジスタの製造方法 | |
| US5723371A (en) | Method for fabricating a thin film transistor having a taper-etched semiconductor film | |
| JPH03200330A (ja) | 半導体装置の製造方法 | |
| JPS63177445A (ja) | 半導体装置の製造方法 | |
| JPS63271958A (ja) | 多層配線形成方法 | |
| JPH045823A (ja) | 半導体装置及びその製造方法 | |
| JPH02156537A (ja) | 半導体装置の製造方法 | |
| JPH0273652A (ja) | 半導体装置の製造方法 | |
| EP0543254B1 (en) | A method of forming high-stability metallic contacts in an integrated circuit with one or more metallized layers | |
| JPS60217645A (ja) | 半導体装置の製造方法 | |
| JPS5966125A (ja) | 半導体装置の製造方法 | |
| JPH04207054A (ja) | 半導体装置の製造方法 | |
| JPH0786209A (ja) | 半導体装置の製造方法 | |
| JPH02105529A (ja) | 半導体装置の製造方法 | |
| JPH0291968A (ja) | メモリ装置の製造方法 | |
| JPS6249735B2 (ja) | ||
| JPS6149439A (ja) | 半導体装置の製造方法 | |
| JPH03157925A (ja) | 半導体装置の製造方法 | |
| JPS5885529A (ja) | 半導体装置の製造方法 | |
| JPH06244187A (ja) | 半導体装置の製造方法 | |
| JPS61288445A (ja) | 半導体装置の製造方法 | |
| JPH0444250A (ja) | 半導体装置の製造方法 |