CN110349835A - 一种半导体器件的制造方法和半导体器件 - Google Patents

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Abstract

本发明提供一种半导体器件的制造方法和半导体器件。所述方法包括：提供半导体衬底，在所述半导体衬底上形成有第一层间介电层，在所述第一层间介电层中形成有多个通孔；执行第一金属材料沉积工艺，形成覆盖所述半导体衬底并填充所述通孔的第一金属材料，执行第一金属材料刻蚀工艺，去除所述通孔以外的所述第一金属材料以形成多个第一金属材料插塞；执行第二金属材料沉积工艺，形成覆盖所述半导体衬底的第二金属材料，执行第二金属材料刻蚀工艺，以形成至少覆盖一个所述第一金属材料插塞中的第二金属材料层；形成覆盖所述半导体衬底的第二介电材料层，执行第二介电材料刻蚀工艺，形成露出所述第二金属材料层的第二层间介电层。

Description

一种半导体器件的制造方法和半导体器件
技术领域
本发明涉及半导体制造领域，具体而言涉及一种半导体器件的制造方法和半导体器件。
背景技术
随着集成电路制造技术的不断发展，人们对集成电路的集成度以及性能的要求越来越高。为了满足不断增加的集成度要求，半导体器件的尺寸逐渐减小，目前半导体器件的关键尺寸发展到7nm节点甚至是以下。随着半导体器件尺寸的减小，对半导体器件的互连结构的要求也越来越高。
传统的半导体工艺是主要采用铝或铜作为金属互连材料，随着半导体器件尺寸的减小，铜比铝有更好的电导率和抗电迁移能力，目前铜互连占主导地位。由于特征尺寸进一步减小，单一铜材料构成的互连结构已经不能满足日益精进的半导体器件性能的需求。一种典型的互连结构是采用铜和其他金属材料组合形成复合互连结构，通过控制铜材料层和其他金属材料层的材料种类和/或尺寸达到对互连结构性能(如电阻)的控制。然而，现有复合互连结构的制造过程往往涉及化学机械研磨步骤，从而造成时间相关介质击穿(TDDB)性能的下降，影响器件性能的可靠性。
因此，有必要提出一种新的半导体器件和半导体器件的制造方法，用以解决现有技术中的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明提供了一种半导体器件的制造方法，所述方法包括：
提供半导体衬底，在所述半导体衬底上形成有第一层间介电层，在所述第一层间介电层中形成有多个通孔；
执行第一金属材料沉积工艺，形成覆盖所述半导体衬底并填充所述通孔的第一金属材料，执行第一金属材料刻蚀工艺，去除所述通孔以外的所述第一金属材料以形成多个第一金属材料插塞；
执行第二金属材料沉积工艺，形成覆盖所述半导体衬底的第二金属材料，执行第二金属材料刻蚀工艺，以形成至少覆盖一个所述第一金属材料插塞的第二金属材料层；
形成覆盖所述半导体衬底的第二介电材料层，执行第二介电材料刻蚀工艺，形成露出所述第二金属材料层的第二层间介电层。
示例性的，所述第一金属材料刻蚀工艺和/或所述第二金属材料刻蚀工艺包括中子束刻蚀工艺。
示例性的，在所述执行第一金属材料沉积工艺，形成覆盖所述半导体衬底上并填充所述通孔的第一金属材料之后，所述执行第一金属材料刻蚀工艺，去除所述通孔以外的第一金属材料以形成多个第一金属材料插塞之前，执行高温回流工艺，以使位于所述半导体衬底表面的所述第一金属材料平坦化。
示例性的，所述第一金属材料包括Ru或Ru合金。
示例性的，所述第二金属材料包括Cu或Cu合金。
示例性的，在所述执行第一金属材料沉积工艺，形成覆盖所述半导体衬底上并填充所述通孔的第一金属材料之前还包括形成覆盖所述通孔的底部和侧壁的阻挡层的步骤。
示例性的，所述阻挡层的材料包括Co或Co合金。
示例性的，所述第二金属材料层至少覆盖所述第一金属材料插塞中一个，所述方法还包括在所述半导体衬底上形成所述第二层间介电层之后执行以下步骤：
刻蚀所述第二层间介电层，形成沟槽，所述沟槽露出未被第二金属材料层覆盖的所述第一金属材料插塞；
在所述沟槽中填充第三金属材料层；其中，在所述沟槽中填充第三金属材料层的步骤包括：
执行第三金属材料沉积工艺，形成覆盖所述半导体衬底并填充所述沟槽的第三金属材料；
执行第三金属材料刻蚀工艺，去除所述沟槽以外所述第三金属材料以形成第三金属材料层。
示例性的，在所述执行第三金属材料刻蚀工艺的步骤之后还包括去除部分所述第三金属材料层，以形成位于所述第三金属材料上的凹槽。
示例性的，所述第三金属材料与所第一金属材料的设置为相同的材料。
示例性的，在所述半导体衬底上形成第二层间介质层的方法包括旋涂法。
本发明还提供了一种半导体器件，所述半导体器件采用上述任意一项所述的方法制备。
根据本发明的半导体器件的制造方法和半导体器件，在形成复合互连结构的过程中，采用刻蚀的方法代替化学机械研磨工艺进行金属材料层的移除过程以去除位于半导体衬底表面的金属材料层，避免了化学机械研磨工艺带来的层间介电层的损伤，从而避免了半导体器件的因时间相关介质击穿(TDDB)问题带来的器件可靠性降低，提升了半导体器件的使用寿命。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A-图1D为一种半导体器件的制造方法中形成的半导体器件的结构示意图；
图2A-图2H为根据本发明的一个实施例的一种半导体器件的制造方法中形成的半导体器件的结构示意图；
图3为根据本发明的一个实施例的一种半导体器件的制造方法的示意性流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述的半导体器件的制造方法和半导体器件。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
为了满足日益精进的半导体器件性能的需求，采用多种导电材料构成的复合互连结构应用于半导体器件中。如图1A-图1D，示出了一种半导体器件的制造方法的示意图。首先，参看图1A，提供半导体衬底(未示出)，半导体衬底上形成有介质层101以及位于介质层101中的通孔102和沟槽，其中沟槽包括第一沟槽103和第二沟槽104，第一沟槽103的尺寸大于第二沟槽104用以平衡不同金属材料构成的电阻差异；接着，继续看图1B，在半导体衬底上覆盖第一金属材料105，其中第一金属材料填充第二沟槽104，并覆盖第一沟槽103的侧壁和底部；接着，继续参看图1C，在半导体衬底上覆盖第二金属材料层106，其中第二金属材料层106填充第一沟槽103；接着，继续参看图1D，执行化学机械研磨以去除位于第一沟槽103和第二沟槽104之外的第一金属材料和第二金属材料层，其中第二金属材料层为Cu，第一金属材料为可以作为Cu扩散阻挡层的金属层。然而，在这一步骤中，往往发生对介质层101的损伤，导致后续Cu离子沿着介质层101表面扩散，从而影响器件的TDDB效应，影响器件的可靠性。
实施例一
为了解决现有技术中的技术问题，本发明提供了一种半导体器件，所述半导体器件包括：
提供半导体衬底，在所述半导体衬底上形成有第一层间介电层，在所述第一层间介电层中形成有多个通孔；
执行第一金属材料沉积工艺，形成覆盖所述半导体衬底并填充所述通孔的第一金属材料，执行第一金属材料刻蚀工艺，去除所述通孔以外的第一金属材料以形成多个第一金属材料插塞；
执行第二金属材料沉积工艺，形成覆盖所述半导体衬底的第二金属材料，执行第二金属材料刻蚀工艺，以形成至少覆盖所述金属插塞中的一部分的第二金属材料层；
在所述半导体衬底上形成第二层间介电层，所述第二层间介电层露出所述第二金属材料层。
下面参看图2A-图2H和图3对本发明所提出的一种半导体器件的制造方法进行示例性说明，其中，图2A-2H为根据本发明的一个实施例的一种半导体器件的制造方法中形成的半导体器件的结构示意图；图3为根据本发明的一个实施例的一种半导体器件的制造方法的示意性流程图。
参看图2A，提供半导体衬底200，在半导体衬底200上形成有第一层间介电层201，在第一层间介电层201中形成有多个通孔202，包括通孔2021，通孔2022和通孔2023。
半导体衬底200，具体地，可以是以下所提到的材料中的至少一种：Si、Ge、SiGe、SiC、SiGeC、InAs、GaAs、InP、InGaAs或者其它III/V化合物半导体，还包括这些半导体构成的多层结构等，如绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。示例性的，所述半导体衬底200上形成有源器件层。所述有源器件层，示例性的，包含栅极结构、源漏区等结构的晶体管。所述半导体衬底200上还可以形成有互连结构，在此并不限定。
在半导体衬底200上形成有第一层间介电层201。第一层间介电层可以是氧化硅或掺杂的氧化硅等介质材料层，形成第一层间介电层201的方法包括低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)及原子层沉积(ALD)或其它本领域技术人员所熟知的方法。
在第一层间介电层201中形成有多个通孔202。通孔202用以形成将位于半导体衬底200中的有源器件层电连接至外电路的互连结构。形成通孔202的步骤包括在第一介质材料层上形成图案化的掩膜层，所述图案化的掩膜层露出拟形成所述通孔的位置；刻蚀所述第一层间介电层，形成位于所述第一层间介电层201中的通孔202；去除所述图案化的掩膜层。
接着，在所述通孔202中填充第一金属层。
在所述通孔202中填充第一金属层的步骤包括：首先，执行第一金属材料沉积工艺，形成覆盖所述半导体衬底并填充所述通孔的第一金属材料，执行第一金属材料刻蚀工艺，去除所述通孔以外的第一金属材料以形成多个第一金属材料插塞。
示例性的，在所述通孔202中填充所述第一金属层之前，形成覆盖所述通孔的底部和侧壁的阻挡层。如图2B所示，在半导体衬底200上形成覆盖所述通孔202的侧壁和底部以及所述第一层间介电层201表面的阻挡层204。示例性的，所述阻挡层的材料为Co或Co合金，采用Co或Co合金作为阻挡层材料一方面可以阻止后续形成的第一金属材料的扩散，另一方面可以显著减小第一金属材料插塞的电阻。形成阻挡层的方法包括物理气相沉积(PVD)或原子层沉积(ALD)等本领域技术人员所熟知的方法。
继续参看图2B，在形成阻挡层204之后，进行第一金属材料沉积工艺，形成覆盖所述半导体衬底并填充通孔202的第一金属材料203。示例性的，所述第一金属材料203的材料为Ru或Ru合金，采用Ru或Ru合金作为互连结构的一部分，其与Cu作为互连结构的另一部分一起构成互连结构时，Ru或Ru合金形成的金属连线与Cu形成的金属连线之间的电阻可以形成良好的匹配，从而形成具有电阻分布均匀的互连结构的半导体器件；同时，在Co或Co的合金作为阻挡层，Ru作为金属连线形成的互连结构中的第一金属材料插塞，第一金属材料插塞的电阻显著减小，从而使互连结构的电阻显著减小。第一金属材料沉积工艺方法包括物理气相沉积(PVD)或原子层沉积(ALD)等本领域技术人员所熟知的方法。
继续参看图2C，执行第一金属材料刻蚀工艺，移除所述通孔202以外的第一金属材料203和阻挡层204，形成第一金属材料插塞205.在形成多个通孔202的实施例中，形成的第一金属材料插塞也包括多个，如图2C所示，第一金属材料插塞205包括第一金属材料插塞2051、第一金属材料插塞2052和第一金属材料插塞2053。
示例性的，所述第一金属材料刻蚀工艺采用中子束刻蚀工艺。中子束刻蚀工艺是采用由等离子体反应腔中提取的中子束进行刻蚀的方法，具体的，将沉积有过渡金属材料的半导体衬底置于从Ar/O2等离子体中提取的中子束反应腔中，并且向中子束反应腔中注入EtOH/乙酸，从而发生如下式(1)和(2)所示的化学反应：
Metal+O+KE→MeOx (1)
MeOx+C2H5OH+KE→(EtO)xMe (2)
采用中子束刻蚀的方法对过渡金属进行刻蚀，可以显著减少过度金属表面的损伤显著减小，从而可以显著减小金属表面粗糙度，减小表面电阻。
需要理解的是，本实施例采用中子束刻蚀的方法去除位于半导体衬底表面，通孔以外的第一金属材料和阻挡层仅仅是示例性的，任何可以去除位于半导体衬底表面和通孔以外的第一金属材料和阻挡层的刻蚀工艺均适用于本发明。
示例性的，在所述执行第一金属材料沉积工艺，形成覆盖所述半导体衬底并填充所述通孔的第一金属材料之后，所述执行第一金属材料刻蚀工艺，去除所述通孔以外的第一金属材料以形成第一金属材料插塞之前，执行高温回流工艺，以使位于所述半导体衬底表面的所述第一金属材料平坦化。如图2B所示，在执行第一金属材料刻蚀工艺，移除所通孔202以外的第一金属材料203和阻挡层204之前，还包括执行高温回流工艺，以对位于第一层间介电层表面的第一金属材料203和阻挡层204进行平坦化。示例性的，所述高温回流工艺在温度为300-500℃下，回流30min。
在这一步骤中，形成填充通孔的第一金属层，整个过程中不涉及化学机械研磨工艺，可以有效避免因为化学机械研磨工艺带来的介质层损伤的问题，从而避免器件因为TDDB导致可靠性降低，延长半导体器件的使用寿命。
形成第一金属材料插塞205之后，接着，参看图2D，在所述半导体衬底200上形成第二金属材料层206。所述第二金属材料层206至少覆盖所述第一金属材料插塞中的一个，如图2D中所示出，第二金属材料层206覆盖第一金属材料插塞2051和2052。
在形成互连结构的过程中，往往对应于不同的器件功能区设置不同尺寸的互连结构，同时，也通过设置不同尺寸的互连结构来减小互连结构之间的电阻值的差异。在本实施例中，将第二金属材料层设置至少覆盖第一金属材料插塞中的一个，将未被第二金属材料层覆盖的第一金属材料插塞连接至与第一金属层设置材料相同的金属层，可以对半导体器件形成过程中互连结构的电阻值进行设置，提升互连结构电阻值的均匀性。具体的设置，将在后续的描述中进行介绍。
示例性的，所述第二金属材料包括Cu或Cu合金。在这一步骤中，采用Cu或Cu合金作为第二金属材料，设置位于通孔上的第二金属材料层作为互连结构连接通孔的金属层，可以减少生产成本。
需要理解的是，本实施例采用Cu或Cu合金作为第二金属材料仅仅是示例性的，作为在此步骤中，还可以使用其他的金属材料，如Al、Co或Ru等作为第二金属材料。同时，需要理解的是，本实施例以第二金属材料层覆盖第一金属材料插塞中的一部分作为示例说明，也仅仅是示例性的，采用第二金属材料层覆盖所有第一金属材料插塞均适用于本发明。
执行第二金属材料沉积工艺形成所述第二金属材料的方法包括物理气相沉积(PVD)或原子层沉积(ALD)等本领域技术人员所熟知的方法。刻蚀所述第二金属材料形成所第二金属材料层206的步骤包括：在第二金属材料上形成图案化的掩膜层，所述图案化的掩膜层覆盖拟形成所述第二金属材料层的位置；刻蚀所述第二金属材料，形成所述第二金属材料层；去除所述图案化的掩膜层。其中刻蚀所述第二金属材料的方法包括中子束刻蚀工艺，所述中子束刻蚀工艺如前述所述，在此不再赘述。
在这一步骤中，形成第二金属材料层的步骤不涉及对第二金属材料层的化学机械研磨，可以有效避免因为化学机械研磨工艺带来的介质层损伤的问题，从而避免器件因为TDDB导致可靠性降低，延长半导体器件的使用寿命。
在形成第二金属材料层之后，接着，参看图2E，在所述半导体衬底200上形成第二层间介电层207，所述第二层间介电层207露出所述第二金属材料层206。
所述第二层间介电层207的材料是氧化硅或掺杂的氧化硅等介质材料层，以及低K或者超低K介质薄膜，形成第二层间介电层207的方法包括：首先在半导体衬底上形成覆盖所述半导体衬底和所述第二金属材料层的第二介电材料层；接着，执行刻蚀工艺，以形成露出所述所述第二金属材料层的第二层间介电层。
在半导体衬底上形成第二介电材料层的方法包括旋涂法、低压化学气相沉积(LPCVD)、等离子体辅助化学气相沉积(PECVD)、金属有机化学气相沉积(MOCVD)及原子层沉积(ALD)或其它本领域技术人员所熟知的方法。
示例性的，采用旋涂法形成第二介电材料层。在半导体衬底表面采用旋涂法形成第二介电材料层，使得半导体衬底表面的第二介电材料层具有均匀的厚度，不因第二金属材料层的存在有局部不平坦现象，从而使后续执行刻蚀工艺露出第二金属材料层的步骤之后，第二层间介电层表面与第二金属材料层表面齐平，形成具有厚度均匀表面平坦的第二介电材料层。
在这一步骤中，采用刻蚀方法去除位于第二金属材料层表面的第二介电材料层，从而露出第二金属材料层，整个过程中不涉及化学机械研磨工艺，可以有效避免因为化学机械研磨工艺带来的介质层损伤的问题，从而避免器件因为TDDB导致可靠性降低，延长半导体器件的使用寿命。
在第二金属材料层206覆盖部分第一金属材料插塞205的实施例中，在形成所述第二层间介电层之后执行以下步骤：
刻蚀所述第二层间介电层，形成沟槽，所述沟槽露出未被第二金属材料层206覆盖的第一金属材料插塞；
在所述沟槽中填充第三金属材料层；其中，在所述沟槽中填充第三金属材料层的步骤包括：
执行第三金属材料沉积工艺，形成覆盖所述半导体衬底并填充所述沟槽的第三金属材料；
执行第三金属材料刻蚀工艺，去除所述沟槽以外所述第三金属材料以形成第三金属材料层。
下面参看图2F-图2H对上述过程进行进一步说明。
如图2F所示，刻蚀所述第二层间介电层207，形成位于第二层间介电层中的沟槽208，其中，所述沟槽208露出所述第一金属材料插塞205中的未被第二金属材料层206覆盖的部分，即第一金属材料插塞2053。
接着，参看图2G，在所述沟槽中填充第三金属材料层209。示例性的，所述第三金属材料层209与第一金属材料203的材料一致。在本实施例中，第一金属材料为Ru或Ru合金，第三金属材料也为Ru或Ru合金，同时将第二金属材料设置为Cu，这样的设置形式下，互连结构中Ru作为布线层金属设置的尺寸相对于Cu作为布线层金属设置的尺寸小，Ru布线层与Cu布线层的电阻值可以匹配，从而减小互连结构中不同材料形成的布线层之间的电阻值的差异，提升互连结构电阻值的均匀性。
在沟槽208中填充第三金属材料层209的过程与在通孔202中填充第一金属材料203的过程一致。首先，在半导体衬底上依次沉积阻挡层210和第三金属材料，其中，阻挡层210覆盖所述沟槽208的侧壁和底部，所述第三金属材料填充所述沟槽208；接着，执行刻蚀工艺，去除沟槽208以外的阻挡层210和第三金属材料，从而形成填充沟槽208的第三金属材料层209，形成如图2G所示的结构。其中刻蚀工艺可以采用包括如前述所述的中子束刻蚀工艺，在此不再赘述。
示例性的，在所述执行第三金属材料刻蚀工艺的步骤之后还包括去除部分所述第三金属材料层，以形成位于所述第三金属材料上的凹槽。参看图2H，在去除沟槽208以外的阻挡层210和第三金属材料的步骤之后，还进一步部分去除沟槽208内的阻挡层210和第三金属材料层，以形成位于阻挡层210和第三金属材料层209顶部的凹槽211。在一些实施例中，沟槽208设置为梯形，在部分去除沟槽208内的阻挡层210和第三金属材料层209之后，凹槽211由于扩大了位于相邻两个第三金属材料层209顶部之间的第二层间介电层207之间的距离，还可以增强半导体器件抗TDDB特性，增加器件的可靠性；同时，形成凹槽211是为了后续进一步形成位于第二层间介电层207之上的互连结构，如在凹槽中沉积阻挡层，盖帽层等，以进入下一个互连结构的形成过程，在此不再赘述。
在这一步骤中，采用刻蚀方法去除位于第二介电材料层表面的第三金属材料层的过程，整个过程中不涉及化学机械研磨工艺，可以有效避免因为化学机械研磨工艺带来的介质层损伤的问题，从而避免器件因为TDDB导致可靠性降低，延长半导体器件的使用寿命。
至此，已完成了对本发明的半导体器件的制造方法的示例性的全部介绍。参看图3，示出了根据本繁忙的一个实施例的半导体器件的制造方法的工艺流程图，用于简要示出整个制造工艺的流程。
在步骤S1中，提供半导体衬底，在所述半导体衬底上形成有第一层间介电层，在所述第一层间介电层中形成有多个通孔；
在步骤S2中，执行第一金属材料沉积工艺，形成覆盖所述半导体衬底上并填充所述通孔的第一金属材料，执行第一金属材料刻蚀工艺，去除所述通孔以外的第一金属材料以形成多个第一金属材料插塞；
在步骤S3中，执行第二金属材料沉积工艺，在所述半导体衬底上形成第二金属材料，执行第二金属材料刻蚀工艺，以形成至少覆盖所述金属插塞中的一部分的第二金属材料层；
在步骤S4中，在所述半导体衬底上形成第二层间介电层，所述第二层间介电层露出所述第二金属材料层。
实施例二
本发明还提供了一种半导体器件，所述半导体器件采用如实施例一所述的方法制备。由于本实施例提供的半导体器件制造过程不涉及化学机械研磨工艺，从而可以避免器件因为TDDB导致可靠性降低，延长半导体器件的使用寿命。
根据本发明的半导体器件的制造方法和半导体器件，在形成复合互连结构的过程中，采用刻蚀的方法代替化学机械研磨工艺进行金属材料层的移除过程以去除位于半导体衬底表面的金属材料层，避免了化学机械研磨工艺带来的层间介电层的损伤，从而避免了半导体器件的因时间相关介质击穿(TDDB)问题带来的器件可靠性降低，提升了半导体器件的使用寿命。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (12)

1.一种半导体器件的制造方法，其特征在于，包括：
提供半导体衬底，在所述半导体衬底上形成有第一层间介电层，在所述第一层间介电层中形成有多个通孔；
执行第一金属材料沉积工艺，形成覆盖所述半导体衬底并填充所述通孔的第一金属材料，执行第一金属材料刻蚀工艺，去除所述通孔以外的所述第一金属材料以形成多个第一金属材料插塞；
执行第二金属材料沉积工艺，形成覆盖所述半导体衬底的第二金属材料，执行第二金属材料刻蚀工艺，以形成至少覆盖一个所述第一金属材料插塞的第二金属材料层；
形成覆盖所述半导体衬底的第二介电材料层，执行第二介电材料刻蚀工艺，形成露出所述第二金属材料层的第二层间介电层。
2.如权利要求1所述的方法，其特征在于，所述第一金属材料刻蚀工艺和/或所述第二金属材料刻蚀工艺包括中子束刻蚀工艺。
3.如权利要求1所述的方法，其特征在于，在所述执行第一金属材料沉积工艺，形成覆盖所述半导体衬底上并填充所述通孔的第一金属材料之后，所述执行第一金属材料刻蚀工艺，去除所述通孔以外的第一金属材料以形成多个第一金属材料插塞之前，执行高温回流工艺，以使位于所述半导体衬底表面的所述第一金属材料平坦化。
4.如权利要求1所述的方法，其特征在于，所述第一金属材料包括Ru或Ru合金。
5.如权利要求1所述的方法，其特征在于，所述第二金属材料包括Cu或Cu合金。
6.如权利要求4所述的方法，其特征在于，在所述执行第一金属材料沉积工艺，形成覆盖所述半导体衬底上并填充所述通孔的第一金属材料之前还包括形成覆盖所述通孔的底部和侧壁的阻挡层的步骤。
7.如权利要求6所述的方法，其特征在于，所述阻挡层的材料包括Co或Co合金。
8.如权利要求1所述的方法，其特征在于，所述第二金属材料层至少覆盖所述第一金属材料插塞中一个，所述方法还包括在所述半导体衬底上形成所述第二层间介电层之后执行以下步骤：
刻蚀所述第二层间介电层，形成沟槽，所述沟槽露出未被第二金属材料层覆盖的所述第一金属材料插塞；
在所述沟槽中填充第三金属材料层；其中，在所述沟槽中填充第三金属材料层的步骤包括：
执行第三金属材料沉积工艺，形成覆盖所述半导体衬底并填充所述沟槽的第三金属材料；
执行第三金属材料刻蚀工艺，去除所述沟槽以外所述第三金属材料以形成第三金属材料层。
9.如权利要求8所述的方法，其特征在于，在所述执行第三金属材料刻蚀工艺的步骤之后还包括去除部分所述第三金属材料层，以形成位于所述第三金属材料上的凹槽。
10.如权利要求8所述的方法，其特征在于，所述第三金属材料与所第一金属材料的设置为相同的材料。
11.如权利要求8所述的方法，其特征在于，在所述半导体衬底上形成第二层间介质层的方法包括旋涂法。
12.一种半导体器件，其特征在于，所述半导体器件采用如权利要求1-11任意一项所述的方法制备。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111211110A (zh) * 2020-01-14 2020-05-29 中国科学院微电子研究所 一种电子器件及其制作方法、集成电路和电子设备

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000042470A (ko) * 1998-12-24 2000-07-15 김영환 반도체소자의 금속배선 형성방법
US6375552B1 (en) * 1993-11-03 2002-04-23 Intel Corporation Slurries for chemical mechanical polishing
CN1823405A (zh) * 2003-03-14 2006-08-23 兰姆研究有限公司 改良的局部双道金属镶嵌平坦化系统、方法与设备
US20070077722A1 (en) * 2003-02-05 2007-04-05 Samsung Electronics Co., Ltd. Flat-type capacitor for integrated circuit and method of manufacturing the same
CN101131968A (zh) * 2006-08-24 2008-02-27 东部高科股份有限公司 半导体器件及其制造方法
CN101145511A (zh) * 2006-09-13 2008-03-19 东部高科股份有限公司 制造感应器的方法
US20140203449A1 (en) * 2013-01-23 2014-07-24 GlobalFoundries, Inc. Integrated circuits and methods of forming the same with metal layer connection to through-semiconductor via
CN105226009A (zh) * 2014-07-01 2016-01-06 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN110957258A (zh) * 2018-09-27 2020-04-03 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6375552B1 (en) * 1993-11-03 2002-04-23 Intel Corporation Slurries for chemical mechanical polishing
KR20000042470A (ko) * 1998-12-24 2000-07-15 김영환 반도체소자의 금속배선 형성방법
US20070077722A1 (en) * 2003-02-05 2007-04-05 Samsung Electronics Co., Ltd. Flat-type capacitor for integrated circuit and method of manufacturing the same
CN1823405A (zh) * 2003-03-14 2006-08-23 兰姆研究有限公司 改良的局部双道金属镶嵌平坦化系统、方法与设备
CN101131968A (zh) * 2006-08-24 2008-02-27 东部高科股份有限公司 半导体器件及其制造方法
CN101145511A (zh) * 2006-09-13 2008-03-19 东部高科股份有限公司 制造感应器的方法
US20140203449A1 (en) * 2013-01-23 2014-07-24 GlobalFoundries, Inc. Integrated circuits and methods of forming the same with metal layer connection to through-semiconductor via
CN105226009A (zh) * 2014-07-01 2016-01-06 中芯国际集成电路制造(上海)有限公司 半导体器件的形成方法
CN110957258A (zh) * 2018-09-27 2020-04-03 台湾积体电路制造股份有限公司 半导体器件及其制造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111211110A (zh) * 2020-01-14 2020-05-29 中国科学院微电子研究所 一种电子器件及其制作方法、集成电路和电子设备

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