CN110718460A - 一种改善sadp中奇偶效应的工艺方法 - Google Patents
一种改善sadp中奇偶效应的工艺方法 Download PDFInfo
- Publication number
- CN110718460A CN110718460A CN201911173047.7A CN201911173047A CN110718460A CN 110718460 A CN110718460 A CN 110718460A CN 201911173047 A CN201911173047 A CN 201911173047A CN 110718460 A CN110718460 A CN 110718460A
- Authority
- CN
- China
- Prior art keywords
- layer
- silicon oxide
- mandrel structure
- silicon
- side wall
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 45
- 230000008569 process Effects 0.000 title claims abstract description 32
- 238000000101 transmission high energy electron diffraction Methods 0.000 title claims abstract 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 58
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 58
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 35
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 28
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 28
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 26
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 26
- 238000005530 etching Methods 0.000 claims abstract description 17
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 16
- 239000003153 chemical reaction reagent Substances 0.000 claims abstract description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 9
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 5
- 238000001312 dry etching Methods 0.000 claims description 5
- 229910052710 silicon Inorganic materials 0.000 claims description 5
- 239000010703 silicon Substances 0.000 claims description 5
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 3
- 239000000463 material Substances 0.000 abstract description 7
- 238000001039 wet etching Methods 0.000 abstract description 2
- 229920005591 polysilicon Polymers 0.000 description 8
- 230000008859 change Effects 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Semiconductor Memories (AREA)
- Drying Of Semiconductors (AREA)
Abstract
本发明提供一种改善SADP中奇偶效应的工艺方法，按照光刻胶图形刻蚀第一氮化硅层至含碳氧化硅层，形成顶部有一层氧化物的芯轴结构；在芯轴结构的顶部和侧壁覆盖一层多晶硅，形成侧墙；去除芯轴结构顶部和侧墙之间的多晶硅至露出顶部氧化硅和侧墙之间的含碳氧化硅为止；去除该氧化硅；去除多晶硅侧墙内的芯轴结构，并以剩余的多晶硅侧墙为掩膜刻蚀含碳氧化硅层、第二氮化硅层以及第一氧化硅层形成沟槽。本发明从改变工艺膜层性质的角度出发，充分利用湿法刻蚀中DHF试剂对不同氧化层的刻蚀速率不同，而干法刻蚀中SIN对氧化层的刻蚀选择比基本不随着氧化层材料的不同而发生显著变化的特性，用含碳氧化硅代替传统的氧化硅层，解决了SIN芯轴结构的SADP工艺流程中的深度奇偶效应问题。
Description
技术领域
本发明涉及半导体制造领域，特别是涉及一种改善SADP中奇偶效应的工艺方法。
背景技术
半导体制造技术进入24nm及以下技术节点之后，通过光刻难以定义图形尺寸而需要采用自对准双重图形工艺(Self-Aligned Double Patterning,SADP工艺)。这种工艺，首先形成芯轴结构，然后形成侧墙结构，在将芯轴结构移除掉之后，以剩余的侧墙结构来定义后续图形的关键尺寸。可用于形成芯轴图形的材料较多，而氮化硅层(SIN)以其可以较好地做到对下层膜层的选择比，而受到广泛应用。采用这种芯轴材料时，其SADP的各工艺流程如图2a至图2h所示：在以SIN为Core的SADP工艺中，SIN Core刻蚀工艺(如图2a到图2b)会将SIN顶部的部分材质转换为氧化物OX，进而会影响到后续的芯轴去除(Core RM)工艺。为解决这一问题，在Core RM工艺中，需要引入DHF试剂。但这容易造成SIN底部刻蚀停止层OX的损失。参阅图2e，这使得侧墙Spacer之间的OX膜层(202区域)比Core区域的OX膜层(201区域)更薄。这种差异重复出现，并在后续Trench刻蚀中继续传递，造成沟槽Trench深度的奇偶效应，进而影响产品性能，如电阻等。
解决以上奇偶效应对于SADP工艺来说，十分重要，因此，需要提出一种新的方法来解决上述问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种改善SADP中奇偶效应的工艺方法，用于解决现有技术中利用DHF试剂去除氮化硅顶部氧化物导致SIN底部刻蚀停止层损失，从而造成沟槽深度的奇偶效应的问题。
为实现上述目的及其他相关目的，本发明提供一种奇偶效应的工艺方法，该方法至少包括以下步骤：步骤一、形成叠层结构，该叠层结构从上至下依次为：光刻胶、含硅抗反射层、有机介电质层，无定形硅层，第一氮化硅层、含碳氧化硅层、第二氮化硅层、第一氧化硅层；步骤二、将所述光刻胶形成光刻胶图形，按照所述光刻胶图形刻蚀第一氮化硅层至所述含碳氧化硅层为止，形成芯轴结构；所述芯轴结构的顶部在刻蚀后形成一层氧化硅；步骤三、在所述芯轴结构的顶部和侧壁覆盖一层多晶硅，覆盖在所述芯轴结构侧壁的多晶硅形成多晶硅侧墙；步骤四、去除所述芯轴结构顶部以及侧墙之间的多晶硅至露出该芯轴结构顶部的所述氧化硅以及侧墙之间的含碳氧化硅为止；步骤五、去除所述芯轴结构顶部的所述氧化硅；步骤六、去除所述多晶硅侧墙内的所述芯轴结构，并以剩余的所述多晶硅侧墙为掩膜刻蚀所述含碳氧化硅层、第二氮化硅层以及第一氧化硅层形成沟槽。
优选地，步骤三中在所述芯轴结构的顶部和侧壁覆盖一层多晶硅的同时，所述含碳氧化硅层上表面也覆盖了多晶硅。
优选地，步骤四中采用干法刻蚀的方法去除所述芯轴结构顶部以及侧墙结构之间的所述多晶硅。
优选地，步骤五中采用DHF试剂去除所述芯轴结构顶部的所述氧化硅。
优选地，步骤六中采用磷酸去除所述多晶硅侧墙内的所述芯轴结构。
如上所述，本发明的奇偶效应的工艺方法，具有以下有益效果：本发明从改变工艺膜层性质的角度出发，充分利用湿法刻蚀中DHF试剂对不同氧化层的刻蚀速率不同，而干法刻蚀中氮化硅层(SIN)对氧化层的刻蚀选择比基本不随着氧化层材料的不同而发生显著变化的特性，因此用含碳氧化硅代替传统的氧化硅层作为SIN刻蚀的刻蚀停止层，解决了SIN芯轴结构下SADP工艺流程中的深度奇偶效应问题。
附图说明
图1显示为本发明的改善SADP中奇偶效应的工艺方法流程图；
图2a至图2h显示为现有技术中SADP的工艺流程示意图；
图3a至图3h显示为本发明中改善SADP中奇偶效应工艺方法的流程示意图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1至图3h。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
本发明提供一种改善SADP中奇偶效应的工艺方法，如图1所示，图1显示本发明的改善SADP中奇偶效应的工艺方法流程图。该方法至少包括以下步骤：
步骤一、形成叠层结构，该叠层结构从上至下依次为：光刻胶、含硅抗反射层、有机介电质层，无定型硅层，第一氮化硅层、含碳氧化硅层、第二氮化硅层、第一氧化硅层。如图3a所示，图3a显示为本发明中的所述叠层结构，其中所述光刻胶位于最上层，在该光刻胶下为含碳氧化硅层(Si-ARC)05，本发明进一步地，所述含含硅抗反射层(Si-ARC)05下为有机介电质层(ODL)04，所述有机介电质层(ODL)04下为无定型硅层(A-Si)03，在所述无定型硅层(A-Si)03下为第一氮化硅层1，所述第一氮化硅层1下为含碳氧化硅层(C Dope-OX)01，所述含碳氧化硅层(C Dope-OX)01下为第二氮化硅层2，所述第二氮化硅层2下为第一氧化硅层02。
步骤二、将所述光刻胶形成光刻胶图形，按照所述光刻胶图形刻蚀第一氮化硅层至所述含碳氧化硅层为止，形成芯轴结构；所述芯轴结构的顶部形成一层氧化硅；如图3a和图3b所示，按照所述光刻胶图形06刻蚀所述叠层结构中的含碳氧化硅层(Si-ARC)05、有机介电质层(ODL)04、无定型硅层(A-Si)03以及所述第一氮化硅层1，形成如图3b所示的结构，所述第一氮化硅层1被刻蚀形成彼此相间的条形结构(所述芯轴结构)，由于在刻蚀所述第一氮化硅层的时，氮化硅顶部的材料会转换为氧化物(氧化硅)，即该步骤所述的芯轴结构顶部的氧化硅001。
步骤三、在所述芯轴结构的顶部和侧壁覆盖一层多晶硅，覆盖在所述芯轴结构侧壁的多晶硅形成多晶硅侧墙；本发明进一步地，步骤三中在所述芯轴结构的顶部和侧壁覆盖一层多晶硅的同时，所述含碳氧化硅层上表面也覆盖了多晶硅。如图3c所示，所述多晶硅3将所述第一氮化硅层形成的芯轴结构的侧壁和顶部的氧化物覆盖。
步骤四、去除所述芯轴结构顶部以及侧墙之间的多晶硅至露出该芯轴结构顶部的所述氧化硅以及侧墙之间的含碳氧化硅为止。如图3d所示，该步骤中采用干法刻蚀方法去除所述芯轴结构顶部的多晶硅，将所述第一氮化硅层1形成的芯轴结构顶部的所述氧化硅以及侧墙之间的含碳氧化硅暴露出来。
步骤五、去除所述芯轴结构顶部的所述氧化硅；步骤五中采用DHF试剂去除所述芯轴结构顶部的所述氧化硅。如图3e所示，本实施例中采用稀氢氟酸(Dilute HydrofluoricAcid，DHF)去除所述芯轴结构顶部的所述氧化硅001，暴露出所述第一氮化硅层形成的芯轴结构的顶部。该步骤中在DHF试剂的作用下，所述含碳氧化硅层(C Dope-OX)01几乎无损耗。
步骤六、去除所述多晶硅侧墙内的所述芯轴结构，形成如图3f所示的结构，并以剩余的所述多晶硅侧墙为掩膜刻蚀所述含碳氧化硅层、第二氮化硅层以及第一氧化硅层形成沟槽，如图3g所示。步骤六中采用磷酸去除所述多晶硅侧墙内的所述芯轴结构。由于DHF处理中含碳氧化硅层无厚度损失，因此所述芯轴结构(SIN Core)阻挡区域和无SIN Core阻挡区域的所述含碳氧化硅层厚度上无显著差别。这种无差别的厚度向后传递使得以上两种区域在刻蚀后所形成的沟槽深度几乎相同。
进一步地，在采用本发明工艺所形成沟槽中填充金属4。如图3h所示。由于之前所形成沟槽的深度相同，此处所填充的铜的深度也相同，则金属的电阻也相同。
综上所述，本发明从改变工艺膜层性质的角度出发，充分利用湿法刻蚀中DHF试剂对不同氧化层的刻蚀速率不同，而干法刻蚀中SIN对氧化层的刻蚀选择比基本不随着氧化层材料的不同而发生显著变化的特性，用含碳氧化硅代替传统的氧化硅层，解决了SIN芯轴结构的SADP工艺流程中的深度奇偶效应问题。本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (5)
1.一种改善SADP中奇偶效应的工艺方法，其特征在于，该方法至少包括以下步骤：
步骤一、形成叠层结构，该叠层结构从上至下依次为：光刻胶、含硅抗反射层、有机介电质层，无定型硅层，第一氮化硅层、含碳氧化硅层、第二氮化硅层、第一氧化硅层；
步骤二、将所述光刻胶形成光刻胶图形，按照所述光刻胶图形刻蚀第一氮化硅层至所述含碳氧化硅层为止，形成芯轴结构；所述芯轴结构的顶部在刻蚀后形成一层氧化硅；
步骤三、在所述芯轴结构的顶部和侧壁覆盖一层多晶硅，覆盖在所述芯轴结构侧壁的多晶硅形成多晶硅侧墙；
步骤四、去除所述芯轴结构顶部以及侧墙之间的多晶硅至露出该芯轴结构顶部的所述氧化硅以及侧墙之间的含碳氧化硅层为止；
步骤五、去除所述芯轴结构顶部的所述氧化硅；
步骤六、去除所述多晶硅侧墙内的所述芯轴结构，并以剩余的所述多晶硅侧墙为掩膜刻蚀所述含碳氧化硅层、第二氮化硅层以及第一氧化硅层形成沟槽。
2.根据权利要求1所述的改善SADP中奇偶效应的工艺方法，其特征在于：步骤三中在所述芯轴结构的顶部和侧壁覆盖一层多晶硅的同时，所述含碳氧化硅层上表面也覆盖了多晶硅。
3.根据权利要求1所述的改善SADP中奇偶效应的工艺方法，其特征在于：步骤四中采用干法刻蚀的方法去除所述芯轴结构顶部以及侧墙之间的所述多晶硅。
4.根据权利要求1所述的改善SADP中奇偶效应的工艺方法，其特征在于：步骤五中采用DHF试剂去除所述芯轴结构顶部的所述氧化硅。
5.根据权利要求1所述的改善SADP中奇偶效应的工艺方法，其特征在于：步骤六中采用磷酸去除所述多晶硅侧墙内的所述芯轴结构。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911173047.7A CN110718460B (zh) | 2019-11-26 | 2019-11-26 | 一种改善sadp中奇偶效应的工艺方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911173047.7A CN110718460B (zh) | 2019-11-26 | 2019-11-26 | 一种改善sadp中奇偶效应的工艺方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN110718460A true CN110718460A (zh) | 2020-01-21 |
| CN110718460B CN110718460B (zh) | 2022-06-14 |
Family
ID=69216390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911173047.7A Active CN110718460B (zh) | 2019-11-26 | 2019-11-26 | 一种改善sadp中奇偶效应的工艺方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN110718460B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111599816A (zh) * | 2020-05-28 | 2020-08-28 | 上海华力集成电路制造有限公司 | 改善sadp工艺中栅极刻蚀制程线宽差异的方法 |
| CN111863621A (zh) * | 2020-06-15 | 2020-10-30 | 上海集成电路研发中心有限公司 | 一种自对准四重图形的制作方法 |
| CN112086348A (zh) * | 2020-08-31 | 2020-12-15 | 上海华力微电子有限公司 | 双重图形氧化硅芯轴制备方法 |
| US11244833B1 (en) * | 2020-11-11 | 2022-02-08 | Shanghai Huali Microelectronics Corporation | Self-aligned two-time forming method capable of preventing sidewalls from being deformed |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110207330A1 (en) * | 2010-02-24 | 2011-08-25 | Elpida Memory, Inc. | Method of manufacturing semiconductor device |
| CN103972078A (zh) * | 2014-05-20 | 2014-08-06 | 上海华力微电子有限公司 | 一种自对准双层图形的形成方法 |
| CN108807152A (zh) * | 2017-04-28 | 2018-11-13 | 台湾积体电路制造股份有限公司 | 半导体装置的形成方法 |
| CN110211877A (zh) * | 2019-05-28 | 2019-09-06 | 上海华力微电子有限公司 | 自对准双重图形工艺侧墙形成方法 |
-
2019
- 2019-11-26 CN CN201911173047.7A patent/CN110718460B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110207330A1 (en) * | 2010-02-24 | 2011-08-25 | Elpida Memory, Inc. | Method of manufacturing semiconductor device |
| CN103972078A (zh) * | 2014-05-20 | 2014-08-06 | 上海华力微电子有限公司 | 一种自对准双层图形的形成方法 |
| CN108807152A (zh) * | 2017-04-28 | 2018-11-13 | 台湾积体电路制造股份有限公司 | 半导体装置的形成方法 |
| CN110211877A (zh) * | 2019-05-28 | 2019-09-06 | 上海华力微电子有限公司 | 自对准双重图形工艺侧墙形成方法 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111599816A (zh) * | 2020-05-28 | 2020-08-28 | 上海华力集成电路制造有限公司 | 改善sadp工艺中栅极刻蚀制程线宽差异的方法 |
| CN111863621A (zh) * | 2020-06-15 | 2020-10-30 | 上海集成电路研发中心有限公司 | 一种自对准四重图形的制作方法 |
| CN112086348A (zh) * | 2020-08-31 | 2020-12-15 | 上海华力微电子有限公司 | 双重图形氧化硅芯轴制备方法 |
| CN112086348B (zh) * | 2020-08-31 | 2022-11-29 | 上海华力微电子有限公司 | 双重图形氧化硅芯轴制备方法 |
| US11244833B1 (en) * | 2020-11-11 | 2022-02-08 | Shanghai Huali Microelectronics Corporation | Self-aligned two-time forming method capable of preventing sidewalls from being deformed |
Also Published As
| Publication number | Publication date |
|---|---|
| CN110718460B (zh) | 2022-06-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN110718460B (zh) | 一种改善sadp中奇偶效应的工艺方法 | |
| CN103545193B (zh) | 用双重间隔物图案化技术形成半导体器件精细图案的方法 | |
| TWI356446B (en) | Methods to reduce the critical dimension of semico | |
| TWI409852B (zh) | 利用自對準雙重圖案製作半導體元件微細結構的方法 | |
| US9472422B2 (en) | Semiconductor device structure and manufacturing methods | |
| JP2010510667A (ja) | 中にスタガ型の高さを形成するためにパターン層をエッチングする方法、および中間半導体デバイス構造 | |
| JP7194813B2 (ja) | 三次元メモリデバイス、三次元メモリデバイスを作製するための方法及びメモリセルストリング | |
| CN103515199A (zh) | 用于孔图案化的掩模图案和制造半导体器件的方法 | |
| WO2011002590A1 (en) | Method of forming contact hole arrays using a hybrid spacer technique | |
| US20120175745A1 (en) | Methods for fabricating semiconductor devices and semiconductor devices using the same | |
| WO2015023877A1 (en) | Sidewall image transfer with a spin-on hardmask | |
| CN109427651B (zh) | 半导体结构及其形成方法 | |
| WO2022012243A1 (zh) | 半导体结构及其制作方法 | |
| CN110690117A (zh) | 半导体结构及其形成方法 | |
| CN109659222A (zh) | 半导体装置的形成方法 | |
| CN110233097B (zh) | 半导体器件的形成方法 | |
| CN108257910B (zh) | 浅沟槽隔离沟槽的制作方法 | |
| CN115602536A (zh) | 改善侧墙刻蚀中刻蚀停止层凹陷的方法 | |
| WO2022033126A1 (zh) | 一种半导体器件及其制备方法 | |
| US20210159078A1 (en) | Semiconductor structure and fabrication method thereof | |
| TWI469269B (zh) | 嵌入式快閃記憶體之字元線的製造方法 | |
| CN115223863A (zh) | 半导体结构的制作方法 | |
| CN109216185B (zh) | 一种半导体器件的制备方法 | |
| CN111986989A (zh) | 半导体结构及其形成方法 | |
| CN111952154A (zh) | 图形化方法及其形成的半导体器件 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |