CN113506728A - 半导体结构的制作方法以及半导体结构 - Google Patents
半导体结构的制作方法以及半导体结构 Download PDFInfo
- Publication number
- CN113506728A CN113506728A CN202110729394.4A CN202110729394A CN113506728A CN 113506728 A CN113506728 A CN 113506728A CN 202110729394 A CN202110729394 A CN 202110729394A CN 113506728 A CN113506728 A CN 113506728A
- Authority
- CN
- China
- Prior art keywords
- sacrificial
- sub
- layer
- forming
- dielectric layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title abstract description 14
- 238000000034 method Methods 0.000 claims abstract description 48
- 239000000463 material Substances 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 40
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 8
- 229910052799 carbon Inorganic materials 0.000 claims description 8
- 238000000231 atomic layer deposition Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 3
- 238000000576 coating method Methods 0.000 claims description 3
- 239000006117 anti-reflective coating Substances 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 239000010408 film Substances 0.000 description 7
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 238000001259 photo etching Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052681 coesite Inorganic materials 0.000 description 2
- 229910052906 cristobalite Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052682 stishovite Inorganic materials 0.000 description 2
- 229910052905 tridymite Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000003667 anti-reflective effect Effects 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
- H01L21/0276—Photolithographic processes using an anti-reflective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
本申请提供了一种半导体结构的制作方法以及半导体结构，该制作方法包括：提供基底结构；在基底结构上形成多个间隔的牺牲部；在牺牲部上以及基底结构上形成介质层，其中，牺牲部的材料与介质层的材料不发生反应；去除部分介质层，形成多个间隔设置的侧墙，牺牲部的两侧分别设置有一个侧墙；去除牺牲部。本申请的半导体结构的制作方法中，介质层的材料与牺牲部的材料不发生反应，这样较好地避免了介质层材料损伤牺牲部侧壁的问题，保证了图案垂直往下转移，从而保证了图案转移过程中的完整度较好。
Description
技术领域
本申请涉及半导体领域，具体而言，涉及一种半导体结构的制作方法以及半导体结构。
背景技术
现有技术中，一般采用SOC(Spinon on Carbon，旋涂式碳)作为牺牲层的材料，并在牺牲层上沉积氧化物，来进行图案转移，实现对光刻图形的空间倍频。然而，在沉积过程中，氧化物中的氧plasma(等离子体)会损伤SOC侧壁，造成图案不能垂直转移。
在背景技术部分中公开的以上信息只是用来加强对本文所描述技术的背景技术的理解，因此，背景技术中可能包含某些信息，这些信息对于本领域技术人员来说并未形成在本国已知的现有技术。
发明内容
本申请的主要目的在于提供一种半导体结构的制作方法以及半导体结构，以解决现有技术中图案不能垂直转移的问题。
为了实现上述目的，根据本申请的一个方面，提供了一种半导体结构的制作方法，包括：提供基底结构；在所述基底结构上形成多个间隔的牺牲部；在所述牺牲部上以及所述基底结构上形成介质层，其中，所述牺牲部的材料与所述介质层的材料不发生反应；去除部分所述介质层，形成多个间隔设置的侧墙，所述牺牲部的两侧分别设置有一个所述侧墙；去除所述牺牲部。
可选地，在所述牺牲部上以及所述基底结构上形成介质层，包括：使用原子层沉积技术在所述牺牲部上以及所述基底结构上形成所述介质层。
可选地，在所述基底结构上形成多个间隔的牺牲部，包括：在所述基底结构上形成第一子牺牲层；在所述第一子牺牲层上形成第二子牺牲层；去除部分的所述第一子牺牲层以及部分的所述第二子牺牲层，形成各所述牺牲部。
可选地，所述第一子牺牲层的材料包括非晶硅。
可选地，所述第二子牺牲层为先进曝光图样薄膜(APF，Advanced PatterningFilm)。
可选地，在所述第一子牺牲层上形成第二子牺牲层之后，在去除部分的所述第一子牺牲层以及部分的所述第二子牺牲层，形成各所述牺牲部之前，所述方法还包括：在所述第二子牺牲层上形成底部抗反射涂层(BARC，Bottom Anti-Reflective Coatings)，去除部分的所述第一子牺牲层以及部分的所述第二子牺牲层，形成各所述牺牲部，包括：去除部分的所述底部抗反射涂层、部分的所述第二子牺牲层以及部分的所述第一子牺牲层，形成依次层叠的底部抗反射部以及所述牺牲部；去除所述底部抗反射部。
可选地，提供基底结构，包括：提供衬底；在所述衬底上形成硬掩膜层。
可选地，在去除各所述牺牲部之后，所述方法还包括：以各所述侧墙为掩膜，刻蚀所述硬掩膜层，使得各所述侧墙两侧的所述衬底裸露，形成多个间隔的掩膜部。
可选地，所述介质层的材料包括碳。
为了实现上述目的，根据本申请的另一个方面，提供了一种半导体结构，所述半导体结构为采用任一种所述的方法得到的。
应用本申请的技术方案，所述的半导体结构的制作方法中，首先在基底结构上形成多个间隔的牺牲部；然后在所述牺牲部以及所述基底结构上形成介质层，其中，所述介质层的材料与所述牺牲部的材料不发生反应；最后，去除所述部分介质层，在各所述牺牲部的两侧形成间隔设置的多个侧墙，并去除所有的所述牺牲部。相比现有技术中，采用SOC作为牺牲部材料，采用氧化物作为介质层材料沉积在所述牺牲部上，氧化物中的O plasma损伤SOC侧壁，造成图案无法垂直转移的问题，本申请的所述方法中，所述介质层的材料与所述牺牲部的材料不发生反应，较好地避免了介质层材料损伤牺牲部侧壁的问题，从而保证了图案垂直往下转移，保证了图案转移过程中的完整度较好。
附图说明
构成本申请的一部分的说明书附图用来提供对本申请的进一步理解，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出了根据本申请的实施例的半导体结构的制作方法生成的流程示意图；
图2至图8分别示出了根据本申请的实施例的制作方法各阶段的半导体结构。
其中，上述附图包括以下附图标记：
100、衬底；101、牺牲部；102、介质层；103、侧墙；104、第一子牺牲层；105、第二子牺牲层；106、第一子牺牲部；107、第二子牺牲部；108、BARC；109、硬掩膜层；110、掩膜部；111、光刻胶；112、基底结构。
具体实施方式
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。下面将参考附图并结合实施例来详细说明本申请。
应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。
为了使本技术领域的人员更好地理解本申请方案，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分的实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本申请保护的范围。
需要注意的是，这里所使用的术语仅是为了描述具体实施方式，而非意图限制根据本申请的示例性实施方式。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。
应该理解的是，当元件(诸如层、膜、区域、或衬底)描述为在另一元件“上”时，该元件可直接在该另一元件上，或者也可存在中间元件。而且，在说明书以及权利要求书中，当描述有元件“连接”至另一元件时，该元件可“直接连接”至该另一元件，或者通过第三元件“连接”至该另一元件。
需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本申请的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。
正如背景技术所介绍的，现有技术中图案不能垂直转移，为了解决如上问题，本申请提出了一种半导体结构的制作方法以及半导体结构。
根据本申请的一种典型的实施例，提供了一种半导体结构的制作方法，如图1所示，包括如下步骤：
步骤S101，提供基底结构112；
步骤S102，在上述基底结构112上形成多个间隔的牺牲部101，得到如3图所示的结构；
步骤S103，在上述牺牲部101上以及上述基底结构112上形成介质层102，得到如图4所示的结构，其中，上述牺牲部101的材料与上述介质层102的材料不发生反应；
步骤S104，去除部分上述介质层102，形成多个间隔设置的侧墙103，如图5所示，上述牺牲部101的两侧分别设置有一个上述侧墙103；
步骤S105，去除上述牺牲部101，得到如图7所示的结构。
上述的半导体结构的制作方法中，首先在基底结构上形成多个间隔的牺牲部；然后在上述牺牲部以及上述基底结构上形成介质层，其中，上述介质层的材料与上述牺牲部的材料不发生反应；最后，去除上述部分介质层，在各上述牺牲部的两侧形成间隔设置的多个侧墙，并去除所有的上述牺牲部。相比现有技术中，采用SOC作为牺牲部材料，采用氧化物作为介质层材料沉积在上述牺牲部上，氧化物中的O plasma损伤SOC侧壁，造成图案无法垂直转移的问题，本申请的上述方法中，上述介质层的材料与上述牺牲部的材料不发生反应，较好地避免了介质层材料损伤牺牲部侧壁的问题，从而保证了图案垂直往下转移，保证了图案转移过程中的完整度较好。
为了进一步地保证形成的介质层的质量较好，根据本申请的一种具体的实施例，在上述牺牲部上以及上述基底结构上形成介质层，包括：使用原子层沉积技术(AtomicLayer Deposition，ALD)在上述牺牲部上以及上述基底结构上形成上述介质层。采用原子层沉积技术形成上述介质层，进一步地保证了上述介质层的厚度较为均匀，以及上述介质层的一致性效果较好。
本申请的另一种具体的实施例中，在上述基底结构上形成多个间隔的牺牲部，包括：在上述基底结构上形成第一子牺牲层104；在上述第一子牺牲层104上形成第二子牺牲层105，如图2所示；去除部分的上述第一子牺牲层104以及部分的上述第二子牺牲层105，形成各上述牺牲部101，如图3所示，各上述牺牲部101包括依次层叠的第一子牺牲部106和第二子牺牲部107，层叠的上述第一子牺牲部106与上述第二子牺牲部107的宽度相同。上述牺牲层包括第一子牺牲层以及第二子牺牲层，这样进一步地保证了刻蚀之后得到的牺牲部的线宽可以达到工艺要求的尺寸，进一步地保证了线宽尺寸易于控制。
在实际的应用过程中，如图1所示，使用光刻胶111对上述第一子牺牲层104和上述第二子牺牲层105进行光刻以及刻蚀，得到各上述牺牲部101，上述光刻胶111可以为正胶或者负胶。
在实际的应用过程中，上述第一子牺牲层的材料包括非晶硅。本申请的更为具体的一种实施例中，上述第一子牺牲层为非晶硅薄膜。当然，上述第一子牺牲层还可以为氮化硅薄膜、氧化硅薄膜、多晶硅薄膜或其他合适的硬掩膜材料等及其叠层。可以选择与介质层材料之间的选择刻蚀比应较大的材料作为上述第一子牺牲层的材料。
为了保证上述半导体结构的制作成本较低，根据本申请的另一种具体的实施例，上述第二子牺牲层为先进曝光图样薄膜。相比现有技术中采用SOC作为上述第二子牺牲层的材料，本申请的上述方法中采用APF代替SOC，APF的成本比SOC低，保证了上述半导体结构的制作成本较低。
在实际的应用过程中，如图5所示，在去除部分上述介质层102，形成多个间隔设置的侧墙103之后，去除牺牲部的过程包括：先去除第二子牺牲部107，得到如图6所示的半导体结构，再去除第一子牺牲部106，得到如图7上述的半导体结构。
根据本申请的又一种具体的实施例，如图1所示，在上述第一子牺牲层上形成第二子牺牲层之后，在去除部分的上述第一子牺牲层以及部分的上述第二子牺牲层，形成各上述牺牲部之前，上述方法还包括：在上述第二子牺牲层105上形成BARC 108，去除部分的上述第一子牺牲层以及部分的上述第二子牺牲层，形成各上述牺牲部，包括：去除部分的上述BARC108、部分的上述第二子牺牲层105以及部分的上述第一子牺牲层104，形成依次层叠的底部抗反射部以及上述牺牲部；去除上述底部抗反射部。上述方法，在光刻和刻蚀上述第一子牺牲层以及上述第二子牺牲层之前，在上述第二子牺牲层上形成上述BARC，这样进一步地保证了光刻工艺窗口较大，进一步地保证了光刻条宽的均匀性较好。
在实际的应用过程中，BARC使用简单，本领域技术人员可以利用光刻工艺现有的涂胶设备，在上述第二子牺牲层的表面涂布一层BARC，之后涂敷光刻胶即可。
根据本申请的一种具体的实施例，提供基底结构112，包括：提供衬底100；在上述衬底100上形成硬掩膜层109，得到如图2所示的结构。这样可以将光刻胶图案先转移到上述硬掩膜层上，然后通过上述硬掩膜层将最终图案刻蚀转移到上述衬底上。
在实际的应用过程中，上述衬底可以为Si衬底、Ge衬底、SiGe衬底、SOI(SiliconOn Insulator，绝缘体上硅)衬底等。在其他实施例中，还可以为包括其他元素半导体或化合物半导体的衬底，例如GaAs、InP或SiC等，还可以为叠层结构，例如Si/SiGe等，还可以为其他外延结构，例如SGOI(绝缘体上锗硅)等。
在实际的应用过程中，可以通过正硅酸乙酯(TEOS)制备上述硬掩膜层，通过CVD(Chemical Vapor Deposition，化学气相沉积)将上述硬掩膜层沉积在上述衬底上。上述硬掩膜层可以包括TiN、SiN以及SiO2等。当然，本领域技术人员还可以采用现有技术中任意可行的方法来形成上述硬掩膜层，本领域技术人员可以根据实际情况确定合适的方法形成本申请的上述硬掩膜层。一种具体的实施例中，在上述衬底上形成硬掩膜层，包括：在上述衬底上形成支撑层，上述支撑层的远离上述基底结构的表面为平整表面；在上述支撑层上形成光刻胶层，上述支撑层与上述光刻胶层形成上述硬掩膜层。
为了进一步地保证较为简单快捷地将光刻胶图案转移到衬底上，本申请的再一种具体的实施例中，在去除各上述牺牲部之后，如图8所示，上述方法还包括：以各上述侧墙103为掩膜，刻蚀上述硬掩膜层109，使得各上述侧墙103两侧的上述衬底100裸露，形成多个间隔的掩膜部110。如8图所示，各上述掩膜部以及各上述侧墙沿远离上述衬底的方向层叠，且各掩膜部的宽度与对应的侧墙的宽度相同。
根据本申请的再一种具体的实施例，上述介质层的材料包括碳。相比现有技术中采用氧化物作为上述介质层的材料，使用原子层沉积技术将上述介质层沉积在基底结构以及牺牲部上，造成沉积速率较慢的问题，本申请的介质层的材料包括碳，在上述牺牲部上以及上述基底结构上形成介质层的过程中，上述介质层的沉积速率更快，保证了半导体结构的整体制作速率较快，效率较高。且碳与APF以及非晶硅均不会发生反应，这样进一步地避免了介质层材料损伤牺牲部侧壁的问题，进一步地保证了图案转移过程中的完整度较好。
本申请的更为具体的一种实施例中，上述介质层的材料为碳，上述介质层为PE碳膜。当然，在在实际的应用过程中，上述介质层的材料并不限于上述的碳，其还可以包括硅等其他的材料，上述介质层的材料还可以为硅。
根据本申请的另一种典型的实施例，提供了一种半导体结构，上述半导体结构为采用任一种上述的方法得到的。
上述的半导体结构为采用任一种上述的半导体结构的制作方法得到的结构，上述半导体结构中，上述介质层的材料与上述牺牲部的材料不发生反应，相比现有技术中，采用SOC作为牺牲部材料，采用氧化物作为介质层材料沉积在上述牺牲部上，氧化物中的Oplasma损伤SOC侧壁，造成图案无法垂直转移的问题，本申请的上述半导体结构的制作过程较好地避免了介质层材料损伤牺牲部侧壁的问题，从而保证了图案垂直往下转移，保证了图案转移过程中的完整度较好，保证了半导体结构的性能较好。
从以上的描述中，可以看出，本申请上述的实施例实现了如下技术效果：
1)、本申请上述的半导体结构的制作方法中，首先在基底结构上形成多个间隔的牺牲部；然后在上述牺牲部以及上述基底结构上形成介质层，其中，上述介质层的材料与上述牺牲部的材料不发生反应；最后，去除上述部分介质层，在各上述牺牲部的两侧形成间隔设置的多个侧墙，并去除所有的上述牺牲部。相比现有技术中，采用SOC作为牺牲部材料，采用氧化物作为介质层材料沉积在上述牺牲部上，氧化物中的O plasma损伤SOC侧壁，造成图案无法垂直转移的问题，本申请的上述方法中，上述介质层的材料与上述牺牲部的材料不发生反应，较好地避免了介质层材料损伤牺牲部侧壁的问题，从而保证了图案垂直往下转移，保证了图案转移过程中的完整度较好。
2)、本申请上述的半导体结构为采用任一种上述的半导体结构的制作方法得到的结构，上述半导体结构中，上述介质层的材料与上述牺牲部的材料不发生反应，相比现有技术中，采用SOC作为牺牲部材料，采用氧化物作为介质层材料沉积在上述牺牲部上，氧化物中的Oplasma损伤SOC侧壁，造成图案无法垂直转移的问题，本申请的上述半导体结构的制作过程较好地避免了介质层材料损伤牺牲部侧壁的问题，从而保证了图案垂直往下转移，保证了图案转移过程中的完整度较好，保证了半导体结构的性能较好。
以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (10)
1.一种半导体结构的制作方法，其特征在于，包括：
提供基底结构；
在所述基底结构上形成多个间隔的牺牲部；
在所述牺牲部上以及所述基底结构上形成介质层，其中，所述牺牲部的材料与所述介质层的材料不发生反应；
去除部分所述介质层，形成多个间隔设置的侧墙，所述牺牲部的两侧分别设置有一个所述侧墙；
去除所述牺牲部。
2.根据权利要求1所述的方法，其特征在于，在所述牺牲部上以及所述基底结构上形成介质层，包括：
使用原子层沉积技术在所述牺牲部上以及所述基底结构上形成所述介质层。
3.根据权利要求1所述的方法，其特征在于，在所述基底结构上形成多个间隔的牺牲部，包括：
在所述基底结构上形成第一子牺牲层；
在所述第一子牺牲层上形成第二子牺牲层；
去除部分的所述第一子牺牲层以及部分的所述第二子牺牲层，形成各所述牺牲部。
4.根据权利要求3所述的方法，其特征在于，所述第一子牺牲层的材料包括非晶硅。
5.根据权利要求3所述的方法，其特征在于，所述第二子牺牲层为先进曝光图样薄膜。
6.根据权利要求3所述的方法，其特征在于，
在所述第一子牺牲层上形成第二子牺牲层之后，在去除部分的所述第一子牺牲层以及部分的所述第二子牺牲层，形成各所述牺牲部之前，所述方法还包括：
在所述第二子牺牲层上形成底部抗反射涂层，
去除部分的所述第一子牺牲层以及部分的所述第二子牺牲层，形成各所述牺牲部，包括：
去除部分的所述底部抗反射涂层、部分的所述第二子牺牲层以及部分的所述第一子牺牲层，形成依次层叠的底部抗反射部以及所述牺牲部；
去除所述底部抗反射部。
7.根据权利要求1所述的方法，其特征在于，提供基底结构，包括：
提供衬底；
在所述衬底上形成硬掩膜层。
8.根据权利要求7所述的方法，其特征在于，在去除各所述牺牲部之后，所述方法还包括：
以各所述侧墙为掩膜，刻蚀所述硬掩膜层，使得各所述侧墙两侧的所述衬底裸露，形成多个间隔的掩膜部。
9.根据权利要求1至8中任一项所述的方法，其特征在于，所述介质层的材料包括碳。
10.一种半导体结构，其特征在于，所述半导体结构为采用权利要求1至9中任一项所述的方法得到的。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110729394.4A CN113506728B (zh) | 2021-06-29 | 2021-06-29 | 半导体结构的制作方法以及半导体结构 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110729394.4A CN113506728B (zh) | 2021-06-29 | 2021-06-29 | 半导体结构的制作方法以及半导体结构 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113506728A true CN113506728A (zh) | 2021-10-15 |
| CN113506728B CN113506728B (zh) | 2024-04-23 |
Family
ID=78009311
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110729394.4A Active CN113506728B (zh) | 2021-06-29 | 2021-06-29 | 半导体结构的制作方法以及半导体结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113506728B (zh) |
Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090311634A1 (en) * | 2008-06-11 | 2009-12-17 | Tokyo Electron Limited | Method of double patterning using sacrificial structure |
| US20110039381A1 (en) * | 2009-08-11 | 2011-02-17 | Yong-Hoon Son | Semiconductor Devices Semiconductor Pillars and Method of Fabricating the Same |
| KR20120120729A (ko) * | 2011-04-25 | 2012-11-02 | 에스케이하이닉스 주식회사 | 반도체장치의 금속패턴 제조 방법 |
| CN103456606A (zh) * | 2012-06-04 | 2013-12-18 | 中芯国际集成电路制造(上海)有限公司 | 一种用于形成硬掩膜层的方法 |
| CN103794490A (zh) * | 2012-10-30 | 2014-05-14 | 中芯国际集成电路制造(上海)有限公司 | 自对准双图形的形成方法 |
| US20140308761A1 (en) * | 2013-04-15 | 2014-10-16 | United Microelectronics Corp. | Sidewall Image Transfer Process |
| CN104124139A (zh) * | 2013-04-28 | 2014-10-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN106206307A (zh) * | 2015-05-05 | 2016-12-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN107527799A (zh) * | 2017-08-31 | 2017-12-29 | 长江存储科技有限责任公司 | 一种图案化方法 |
| CN110739210A (zh) * | 2018-07-18 | 2020-01-31 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构及其形成方法 |
| CN111986983A (zh) * | 2019-05-21 | 2020-11-24 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN112768350A (zh) * | 2019-11-01 | 2021-05-07 | 长鑫存储技术有限公司 | 半导体器件及其制备方法 |
| US20210159081A1 (en) * | 2019-11-26 | 2021-05-27 | Semiconductor Manufacturing International (Shanghai) Corporation | Semiconductor structure and fabrication method thereof |
-
2021
- 2021-06-29 CN CN202110729394.4A patent/CN113506728B/zh active Active
Patent Citations (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20090311634A1 (en) * | 2008-06-11 | 2009-12-17 | Tokyo Electron Limited | Method of double patterning using sacrificial structure |
| US20110039381A1 (en) * | 2009-08-11 | 2011-02-17 | Yong-Hoon Son | Semiconductor Devices Semiconductor Pillars and Method of Fabricating the Same |
| KR20120120729A (ko) * | 2011-04-25 | 2012-11-02 | 에스케이하이닉스 주식회사 | 반도체장치의 금속패턴 제조 방법 |
| CN103456606A (zh) * | 2012-06-04 | 2013-12-18 | 中芯国际集成电路制造(上海)有限公司 | 一种用于形成硬掩膜层的方法 |
| CN103794490A (zh) * | 2012-10-30 | 2014-05-14 | 中芯国际集成电路制造(上海)有限公司 | 自对准双图形的形成方法 |
| US20140308761A1 (en) * | 2013-04-15 | 2014-10-16 | United Microelectronics Corp. | Sidewall Image Transfer Process |
| CN104124139A (zh) * | 2013-04-28 | 2014-10-29 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构的形成方法 |
| CN106206307A (zh) * | 2015-05-05 | 2016-12-07 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN107527799A (zh) * | 2017-08-31 | 2017-12-29 | 长江存储科技有限责任公司 | 一种图案化方法 |
| CN110739210A (zh) * | 2018-07-18 | 2020-01-31 | 中芯国际集成电路制造(北京)有限公司 | 半导体结构及其形成方法 |
| CN111986983A (zh) * | 2019-05-21 | 2020-11-24 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
| CN112768350A (zh) * | 2019-11-01 | 2021-05-07 | 长鑫存储技术有限公司 | 半导体器件及其制备方法 |
| US20210159081A1 (en) * | 2019-11-26 | 2021-05-27 | Semiconductor Manufacturing International (Shanghai) Corporation | Semiconductor structure and fabrication method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113506728B (zh) | 2024-04-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8802510B2 (en) | Methods for controlling line dimensions in spacer alignment double patterning semiconductor processing | |
| US7709396B2 (en) | Integral patterning of large features along with array using spacer mask patterning process flow | |
| US6429123B1 (en) | Method of manufacturing buried metal lines having ultra fine features | |
| US7807578B2 (en) | Frequency doubling using spacer mask | |
| US7659208B2 (en) | Method for forming high density patterns | |
| US9536987B2 (en) | Line-end cutting method for fin structures of FinFETs formed by double patterning technology | |
| KR101004691B1 (ko) | 반도체 소자의 미세패턴 형성방법 | |
| CN104733291A (zh) | 用于集成电路图案化的方法 | |
| KR101105431B1 (ko) | 미세 패턴 제조 방법 | |
| TW201543564A (zh) | 半導體製程 | |
| CN114446769A (zh) | 半导体器件的制备方法 | |
| US10056291B2 (en) | Post spacer self-aligned cuts | |
| CN101339902B (zh) | 高压半导体器件及其制造方法 | |
| CN111799150B (zh) | 半导体结构及其制备方法 | |
| CN113506728B (zh) | 半导体结构的制作方法以及半导体结构 | |
| CN108074798B (zh) | 一种自对准曝光半导体结构的制作方法 | |
| CN115954320A (zh) | 半导体结构及浅沟槽隔离结构制备方法 | |
| KR20070113604A (ko) | 반도체 소자의 미세패턴 형성방법 | |
| CN113948386A (zh) | 半导体结构的制作方法以及半导体结构 | |
| US12014932B2 (en) | Memory, substrate structure of the memory, and method for preparing the substrate structure of the memory | |
| KR101161797B1 (ko) | 반도체 소자의 미세패턴 형성방법 | |
| JP2002231693A (ja) | フォトリソグラフィ及びエッチング方法 | |
| CN107946308B (zh) | 一种存储器件中形成控制栅的工艺流程方法 | |
| CN117457582A (zh) | 一种半导体器件外延层的形成方法 | |
| TWI518743B (zh) | 半導體裝置圖案化結構之製作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |