KR102067082B1 - 패턴 형성 방법 및 반도체 소자 - Google Patents

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Abstract

기판 위에 식각 대상 막을 형성하는 단계, 상기 식각 대상 막 위에 볼록 패턴을 가지는 제1층을 형성하는 단계, 상기 제1층의 볼록 패턴을 완전히 덮도록 제2층을 형성하는 단계, 상기 볼록 패턴의 측부에 위치하는 제2층을 남기고 상기 볼록 패턴의 상부가 노출되도록 제2층을 부분적으로 제거하는 단계, 상기 식각 대상막의 상부가 노출되도록 상기 제1층을 제거하는 단계, 그리고 제거된 제1층의 볼록부의 측부에 위치하는 제2층을 식각 마스크로 이용하여 상기 식각 대상 막을 식각하는 단계를 포함하고, 상기 제1층 및 제2층 중 어느 하나는 탄소 함유 층이고 다른 하나는 규소 함유 층이고, 상기 규소 함유 층은 규소 함유 조성물을 도포한 후 열처리 과정을 거쳐 형성되며, 상기 제1층이 탄소 함유 층이면 상기 제1층을 형성하는 단계 및 상기 제2층을 형성하는 단계 사이에 상기 제1층 표면에 에너지를 가하는 단계를 더 포함하는 패턴 형성 방법을 제공한다.

Description

패턴 형성 방법 및 반도체 소자 {METHOD OF FORMING PATTERNS, AND SEMICONDUCTOR}
본 기재는 패턴 형성 방법, 그리고 이의 방법에 따라 형성된 패턴을 가지는 반도체 소자에 관한 것이다.
최근 반도체 산업은 수백 나노미터 크기의 패턴에서 수 내지 수십 나노미터 크기의 패턴을 가지는 초미세 기술로 발전하고 있다. 이러한 초미세 기술을 실현하기 위해서는 효과적인 리쏘그래픽 기법이 필수적이다.
전형적인 리쏘그래픽 기법은 반도체 기판 위에 재료층을 형성하고 그 위에 포토레지스트 층을 코팅하고 노광 및 현상을 하여 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 마스크로 하여 식각 대상 막을 식각하는 과정을 포함한다.
근래, 형성하고자 하는 패턴의 크기가 감소함에 따라 상술한 전형적인 리쏘그래픽 기법만으로는 양호한 프로파일을 가진 미세 패턴을 형성하기 어렵다.
이에 따라 실리카 막을 패터닝하여 스페이서(spacer)로 이용하여 패턴을 전사하는 방법이 행해지고 있다.
그러나, 실리카 막을 증착하여 형성하는 경우 미세 패턴으로 제어하기 어려울 뿐만 아니라 제조 단가가 상승할 수 있다.
일 구현예는 탄소 함유 층 및 규소 함유 층을 형성한 후 이를 패터닝에 활용하는 패턴 형성 방법에 관한 것으로서, 상기 규소 함유 층을 형성함에 있어 규소 함유 조성물을 코팅한 후 경화시켜 형성함으로써 미세 패턴의 구현하는 동시에 수율을 상승시킬 수 있다.
다른 구현예는 상기 패턴 형성 방법에 따라 형성되는 미세 패턴 층을 제공한다.
또 다른 구현예는 상기 미세 패턴 층을 포함하는 반도체 소자를 제공한다.
일 구현예에 따르면, 기판 위에 식각 대상 막을 형성하는 단계, 상기 식각 대상 막 위에 볼록 패턴을 가지는 제1층을 형성하는 단계, 상기 제1층의 볼록 패턴을 완전히 덮도록 제2층을 형성하는 단계, 상기 볼록 패턴의 측부에 위치하는 제2층을 남기고 상기 볼록 패턴의 상부가 노출되도록 제2층을 부분적으로 제거하는 단계, 상기 식각 대상막의 상부가 노출되도록 상기 제1층을 제거하는 단계, 그리고 제거된 제1층의 볼록부의 측부에 위치하는 제2층을 식각 마스크로 이용하여 상기 식각 대상 막을 식각하는 단계를 포함하고, 상기 제1층 및 제2층 중 어느 하나는 탄소 함유 층이고 다른 하나는 규소 함유 층이고, 상기 규소 함유 층은 규소 함유 조성물을 도포한 후 열처리 과정을 거쳐 형성되며, 상기 제1층이 탄소 함유 층이면 상기 제1층을 형성하는 단계 및 상기 제2층을 형성하는 단계 사이에 상기 제1층 표면에 에너지를 가하는 단계를 더 포함하는 패턴 형성 방법을 제공한다.
상기 규소 함유 조성물의 도포는 스핀-온 코팅, 스크린 프린팅, 슬릿코팅, 또는 스프레이 코팅 방식에 의한 것일 수 있다.
상기 제2층을 형성하는 단계 및 상기 볼록 패턴의 상부가 노출되도록 제2층을 부분적으로 제거하는 단계 사이에 상기 제2층에 린스 용액을 가하는 단계를 더 포함할 수 있다.
상기 제2층에 린스 용액을 가하는 단계를 거친 후에 상기 제2층은 상기 제2층 중 경화된 부분은 볼록 패턴을 가지고 상기 제1층 위에 소정의 두께를 가지고 형성될 수 있다.
상기 제1층이 탄소 함유 층이고 상기 제2층이 규소 함유 층인 경우, 상기 제1층 표면에 에너지를 가하는 단계에서의 상기 에너지는 열, 자외선, 마이크로웨이브, 음파, 초음파, 또는 이들의 조합일 수 있다.
상기 탄소 함유 층은 비정질 탄소(amorphous carbon), 스핀-온 탄소(spin-on carbon), 또는 이들의 조합을 함유한 유기물의 도포 또는 증착에 의해 형성된 것일 수 있다.
상기 규소 함유 층은 SiCN, SiOC, SiON, SiOCN, SiC, SiN, 또는 이들의 조합을 포함할 수 있다.
상기 식각 대상 막을 형성하는 단계 및 상기 제1층을 형성하는 단계 사이에 중간 층 형성하는 단계를 더 포함할 수 있다.
상기 식각 대상 막의 식각 단계 후에 잔존하는 상기 제2층을 제거하는 단계를 더 포함할 수 있다.
다른 구현예에 따르면, 상술한 패턴 형성 방법에 따라 형성된 미세 패턴 층을 제공한다.
또 다른 구현예에 따르면 상기 미세 패턴 층을 포함하는 반도체 소자를 제공한다.
제조 공정을 간소화하면서도 미세 패턴을 구현할 수 있는 패턴 형성 방법을 제공한다.
도 1 내지 도 7은 일 구현예에 따른 패턴 형성 방법을 설명하기 위한 단면도이다.
이하, 본 발명의 구현예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 구현예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
본 명세서에서 사용되는 단수형은 본문에서 특별히 언급하지 않는 한 복수형도 포함한다. 본 명세서에서 "을 포함한다(comprises)" 및/또는 "을 포함하는(comprising)" 이라는 용어는 명세서에서 쓰였을 때 언급된 모양(features), 수(integers), 단계(steps), 작동(operations), 구성요소, 및/또는 성분(components) 의 존재를 상술하는 것이지만, 그 외 하나 이상 모양, 수, 단계, 작동, 구성요소 성분 및/또는 그들의 집합의 추가를 제외하는 것은 아니다.
본 명세서에서 별도의 정의가 없는 한, '치환된'이란, 화합물 중의 수소 원자가 할로겐 원자(F, Br, Cl, 또는 I), 히드록시기, 알콕시기, 니트로기, 시아노기, 아미노기, 아지도기, 아미디노기, 히드라지노기, 히드라조노기, 카르보닐기, 카르바밀기, 티올기, 에스테르기, 카르복실기나 그의 염, 술폰산기나 그의 염, 인산이나 그의 염, C1 내지 C20 알킬기, C2 내지 C20 알케닐기, C2 내지 C20 알키닐기, C6 내지 C30 아릴기, C7 내지 C30 아릴알킬기, C1 내지 C30 알콕시기, C1 내지 C20 헤테로알킬기, C2 내지 C20 헤테로아릴기, C3 내지 C20 헤테로아릴알킬기, C3 내지 C30 사이클로알킬기, C3 내지 C15의 사이클로알케닐기, C6 내지 C15 사이클로알키닐기, C2 (내지 C30 헤테로사이클로알킬기 및 이들의 조합에서 선택된 치환기로 치환된 것을 의미한다.
또한, 본 명세서에서 별도의 정의가 없는 한, '헤테로'란, N, O, S 및 P에서 선택된 헤테로 원자를 1 내지 3개 함유한 것을 의미한다.
이하 일 구현예에 따른 막 구조물 제조 방법에 관하여 도 1 내지 7을 참고하여 설명한다.
도 1 내지 도 7은 일 구현예에 따른 패턴 형성 방법을 설명하기 위한 단면도이다.
일 구현예에 따른 패턴 형성 방법은 기판 위에 식각 대상 막을 형성하는 단계(S1), 상기 식각 대상 막 위에 볼록 패턴을 가지는 제1층을 형성하는 단계(S2), 상기 제1층의 볼록 패턴을 완전히 덮도록 제2층을 형성하는 단계(S3), 상기 볼록 패턴의 측부에 위치하는 제2층을 남기고 상기 볼록 패턴의 상부가 노출되도록 제2층을 부분적으로 제거하는 단계(S4), 상기 식각 대상막의 상부가 노출되도록 상기 제1층을 제거하는 단계(S5), 그리고 제거된 제1층의 볼록부의 측부에 위치하는 제2층을 식각 마스크로 이용하여 상기 식각 대상 막을 식각하는 단계(S6)를 포함한다.
여기서, 상기 제1층 및 제2층 중 어느 하나는 탄소 함유 층이고 다른 하나는 규소 함유 층이다. 이 때, 상기 규소 함유 층은 규소 함유 조성물을 도포한 후 열처리 과정을 거쳐 형성되며, 상기 제1층이 탄소 함유 층이면 상기 제1층을 형성하는 단계 및 상기 제2층을 형성하는 단계 사이에 상기 제1층 표면에 에너지를 가하는 단계를 더 포함한다.
도 1을 참고하면, 먼저 기판(10) 위에 식각 대상 막(20)을 형성하는 단계(S1)를 거친다.
기판(10)은 예컨대 실리콘웨이퍼, 유리 기판 또는 고분자 기판일 수 있다. 혹은 상기 기판은 유리 기판 또는 고분자 기판 위에 실리콘 옥사이드, 실리콘 나이트라이드, TiSi, 실리사이드, 폴리실리콘 텅스텐, 구리, 알루미늄, TiN, TaN 또는 이들의 조합이 적층된 형태일 수 있다.
식각 대상 막(20)은 최종적으로 패턴하고자 하는 재료이며, 예컨대 알루미늄, 구리 등과 같은 금속층, 실리콘과 같은 반도체 층 또는 산화규소, 질화규소 등과 같은 절연층일 수 있다. 상기 재료 층은 예컨대 화학기상증착 방법으로 형성될 수 있다.
도 2 및 3을 참고하면, 식각 대상 막(20) 위에 볼록 패턴(C)을 가지는 제1층(30)을 형성하는 단계(S2)를 거친 후, 제1층(30)의 볼록 패턴(C)을 완전히 덮도록 제2층(40)을 형성하는 단계(S3)를 거친다.
여기서, 제1층(30)이 탄소 함유 층인 경우 제2층(40)은 규소 함유 층이 되고, 제1층(30)이 규소 함유 층인 경우 제2층(40)은 탄소 함유 층이 된다.
일 예로서, 제1층(30)이 탄소 함유 층인 경우 제2층(40)은 규소 함유 층인 경우에 관하여 설명한다.
탄소 함유 층인 제1층(30)은 예컨대 유기물의 도포 또는 증착에 의해 형성될 수 있다. 예를 들어, 탄소 함유 층인 제1층(30)은 비정질 탄소(amorphous carbon)를 식각 대상 막(20) 위에 증착하여 형성되거나, 소정의 유기물을 식각 대상 막(20) 위에 도포한 후 경화시켜 형성될 수 있다.
상기 유기물은 예컨대 스핀-온 탄소(spin-on carbon)를 함유하는 유기 화합물을 포함할 수 있다. 예를 들어, 상기 유기 화합물은 그 구조 내에 적어도 하나의 치환 또는 비치환된 방향족 고리기, 치환 또는 비치환된 지방족 고리기, 치환 또는 비치환된 헤테로 방향족 고리기, 또는 치환 또는 비치환된 헤테로 지방족 고리기를 함유하는 것일 수 있으나, 이에 한정되는 것은 아니다.
제1층(30)의 볼록 패턴(C)은 예컨대 ArF나 KrF를 노광 광원으로서 이용하여 형성될 수 있다. 한편, 제1층(30)의 볼록 패턴(C)의 두께는 예컨대 수 나노미터에서 수천 나노미터, 예컨대 5 나노미터 내지 5,000 나노미터로 할 수 있고, 인접하는 2개의 볼록 패턴(C) 간의 간격은 예컨대 수 나노미터에서 수십 마이크로미터로 할 수 있으나, 이에 한정되는 것은 아니다.
식각 대상 막(20) 위에 볼록 패턴(C)을 가지는 제1층(30)을 형성하는 단계(S2)가 완료되면, 이어서 상기 제1층 표면에 에너지를 가하는 단계를 거친다. 상기 에너지는 열, 자외선, 마이크로웨이브, 음파, 초음파, 또는 이들의 조합일 수 있으며, 예컨대 상기 제1층 표면에 자외선을 1분 내지 20분간 조사하는 과정을 포함할 수 있다.
이어서, 표면 처리가 완료된 탄소 함유 층(30) 위에 제2층(40)을 형성하는 단계를 거친다. 제1층(30)이 탄소 함유 층이므로 제2층(40)은 규소 함유 층이 된다. 제2층(40)은 규소 함유 조성물을 제1층(30) 위에 도포하되 볼록 패턴(C)을 완전히 덮도록 도포한다. 상기 도포는 예컨대 스핀-온 코팅, 스크린 프린팅, 슬릿코팅, 또는 스프레이 코팅 방식에 의한 것일 수 있다. 이어서, 도포된 조성물을 경화하는 과정을 거치는데, 상기 경화는 열처리에 의해 수행될 수 있으며, 상기 열처리는 예컨대 약 100℃ 내지 500 ℃에서 약 10초 내지 1시간 동안 수행할 수 있으며, 예컨대 약 150℃ 이상의 비활성 기체 분위기 하에서 수행될 수 있다.
상기 규소 함유 조성물은 규소 함유 중합체 및 용매를 포함하며, 여기서 상기 규소 함유 중합체는 예컨대 하기 화학식 1로 표현되는 모이어티를 포함할 수 있다.
[화학식 1]
Figure 112017006803368-pat00001
상기 화학식 1에서, R1　내지 R3은, 각각 독립적으로 수소, 치환 또는 비치환된 C1 내지 C30의 알킬기, 치환 또는 비치환된 C3 내지 C30의 사이클로알킬기, 치환 또는 비치환된 C6 내지 C30의 아릴기, 치환 또는 비치환된 C7 내지 C30의 아릴알킬기, 치환 또는 비치환된 C1 내지 C30의 헤테로알킬기, 치환 또는 비치환된 C2 내지 C30의 헤테로사이클로알킬기, 치환 또는 비치환된 C2 내지 C30의 알케닐기, 치환 또는 비치환된 알콕시기, 카르복실기, 알데히드기, 히드록시기, 또는 이들의 조합이고,
상기 "*"은 연결지점을 의미한다.
상기 규소 함유 중합체는 다양한 방법에 의해 제조될 수 있으며, 예를 들어 할로실란과 암모니아를 반응시켜 제조할 수 있다.
상기 규소 함유 중합체는 상기 화학식 1로 표시되는 부분(moiety) 외에, 하기 화학식 2로 표현되는 부분(moiety)을 더 포함할 수 있다.
[화학식 2]
Figure 112017006803368-pat00002
상기 화학식 2의 R4　내지 R7은, 각각 독립적으로 수소, 치환 또는 비치환된 C1 내지 C30의 알킬기, 치환 또는 비치환된 C3 내지 C30의 사이클로알킬기, 치환 또는 비치환된 C6 내지 C30의 아릴기, 치환 또는 비치환된 C7 내지 C30의 아릴알킬기, 치환 또는 비치환된 C1 내지 C30의 헤테로알킬기, 치환 또는 비치환된 C2 내지 C30의 헤테로사이클로알킬기, 치환 또는 비치환된 C2 내지 C30의 알케닐기, 치환 또는 비치환된 알콕시기, 카르복실기, 알데히드기, 히드록시기, 또는 이들의 조합이고,
상기 "*"은 연결지점을 의미한다.
이와 같은 과정에 의해 형성된 제2층(40)은 예컨대 SiCN, SiOC, SiON, SiOCN, SiC, SiN, 또는 이들의 조합을 포함할 수 있다.
상기 규소 함유 조성물에 포함되는 용매는 벤젠, 톨루엔, 자일렌, 에틸벤젠, 디에틸벤젠, 트리메틸벤젠, 트리에틸벤젠, 사이클로헥산, 사이클로헥센, 데카히이드로 나프탈렌, 디펜텐, 펜탄, 헥산, 헵탄, 옥탄, 노난, 데칸, 에틸사이클로헥산, 메틸사이클로헥산, 사이클로헥산, 사이클로헥센, p-멘탄, 디프로필에테르, 디부틸에테르, 아니솔, 아세트산 부틸, 아세트산 아밀, 메틸이소부틸케톤 및 이들의 조합으로 이루어진 군에서 선택된 하나 또는 2이상의 조합을 사용할 수 있으나 이에 한정되는 것은 아니다.
한편, 도면에는 도시하지 않았으나 상기 식각 대상 막을 형성하는 단계(S1) 및 상기 제1층을 형성하는 단계(S2) 사이에 예컨대 반사 방지 막과 같은 중간 층 형성하는 단계를 더 포함할 수 있다.
이와 같이 일 구현예에 따른 패턴 형성 방법은 식각 대상 막(20)에 탄소 함유 층(30) 및 규소 함유 층(40)을 각각 적층하여 이들 2개 층을 식각 마스크로 이용하며, 특히 규소 함유 층(40)을 조성물의 도포 및 열처리 과정을 거쳐 형성한다. 이에 따라 패턴 크기를 효율적으로 제어할 수 있어 미세 패턴의 구현이 가능할 뿐만 아니라 제조 공정의 간소화를 통해 수율을 향상시킬 수 있다.
도 4 및 도 5를 참고하면, 제2층(40)이 형성된 후 제2층(40)을 부분적을 제거하는 과정을 거친다.
먼저 도 4를 참고하면, 열처리 과정을 마친 상기 제2층에 린스 용액을 가하는 단계를 포함한다. 상기와 같이 린스 용액을 규소 함유 층인 제2층에 가하는 경우 제2층 중 경화되지 않은 부분을 제거하여 경화된 제2층(41)만을 남길 수 있다. 이에 따라 제2층(41)의 프로파일을 보다 정교하게 제어할 수 있으며, 이에 따라 최종적으로 형성되는 패턴의 미세화를 도모할 수 있다.
상기 린스 용액은 실리카 막의 린스에 사용되는 공지된 용액을 사용할 수 있다.
상기 린스 용액 처리를 거치고 난 제2층(41)은 제1층(30)과 마찬가지로 볼록 패턴을 가지며, 제1층(30) 위에 소정의 두께를 가지고 형성되어 있다. 제2층(41)은 제1층(30)의 인접하는 2개의 볼록 패턴 사이의 바닥부, 측부, 그리고 상기 볼록 패턴들의 상부에 형성된다.
도 5를 참고하면, 상기 볼록 패턴의 측부에 위치하는 제2층(42)을 남기고 상기 볼록 패턴의 상부가 노출되도록 상기 제2층을 제거하는 단계(S4)를 거친다. 이 때 인접하는 2개의 제2층(42) 간의 간격(스페이서)은 최종적으로 형성하고자 하는 미세 패턴의 크기(가로 길이)가 된다.
이이서 도 5 및 도 6을 참고하면, 식각 대상막의 상부가 노출되도록 상기 제1층을 제거하는 단계(S5)를 거치고, 이어서 제거된 제1층의 볼록부의 측부에 위치하는 제2층(42)을 식각 마스크로 이용하여 식각 대상 막(20)을 식각하는 단계(S6)를 거친다.
이이서, 도 6 및 도 7을 참고하면, 식각 대상 막(20)의 식각 단계 후에 잔존하는 제2층(42)을 제거하는 단계를 거쳐, 최종 패턴(20)을 얻는다.
상술한 일 예에 따른 패턴 형성 방법은 제1층(30)으로서 탄소 함유 층을 형성하고 그 위에 제2층(40)으로서 규소 함유 층을 형성하여 이들 2개 층을 식각 마스크로 이용하여 미세 패턴을 형성하는 방법에 관한 것이다. 그러나 다른 일 예에 따른 패턴 형성 방법으로서, 제1층(30)으로 규소 함유 층을 형성하고 그 위에 제2층(40)으로 탄소 함유 층을 형성하여 이들 2개 층을 식각 마스크로 이용하여 미세 패턴을 형성할 수 있음은 당연하다.
본 발명의 다른 구현예에 따르면 상술한 방법에 따라 형성되는 미세 패턴 층, 그리고 상기 미세 패턴 층을 포함하는 반도체 소자를 제공한다.
이하, 실시예를 통하여 상술한 본 발명의 구현예를 보다 상세하게 설명한다. 다만 하기의 실시예는 단지 설명의 목적을 위한 것이며 본 발명의 범위를 제한하는 것은 아니다.
패턴 형성 공정
실시예 1
스핀-온 카본(Spin-on carbon) 물질(CITS-9017, 삼성SDI社)로 형성되어 있는 선폭 180nm, 깊이 100nm 의 line & space 패턴 웨이퍼에 UV 램프를 이용하여 10분간 UV를 조사한다. 그 다음, 폴리실라잔 용액(CISD-15001, 삼성SDI社)을 이용하여 스핀 코팅을 진행한 다음 90℃에서 60초간 베이크를 진행하였다. 그 후 m-xylene 을 이용하여 워터 린스(wafer rinse)를 진행하였다. 이후 상기 웨이퍼를 SEM (Hitachi SU-8230)을 이용하여 line & space 패턴을 관측한 결과, 스페이스(space) 내벽에 폴리실라잔 층이 20nm 두께로 형성되어 남아 있는 것을 확인하였다.
실시예 2
Spin on glass 물질(CISD-15001, 삼성SDI社)로 형성되어 있는 선폭 180nm, 깊이 100nm의 line & space 패턴 웨이퍼를 준비한다. 그 다음, 상기 패턴 웨이퍼 위에 스핀-온 카본(Spin-on carbon) 물질 (SSCR-9219, 삼성 SDI社)을 이용하여 스핀 코팅을 진행한 다음 1,450℃에서 90초간 베이크를 진행하였다. 그 이후 PGMEA (Propylene Glycol Methyl Ether Acetate)를 이용하여 워터 린스(wafer rinse)를 진행하였다. 이후 상기 웨이퍼를 SEM (Hitachi SU-8230) 을 이용하여 line & space 패턴을 관측한 결과, 스페이스(space) 내벽에 폴리실라잔 층이 20nm 두께로 형성되어 남아 있는 것을 확인하였다.
이상에서 본 발명의 바람직한 실시예들에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구 범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다.
10: 기판 20: 식각 대상 막
30: 제1층 40, 41, 42: 제2층

Claims (11)

  1. 기판 위에 식각 대상 막을 형성하는 단계,
    상기 식각 대상 막 위에 볼록 패턴을 가지는 제1층을 형성하는 단계,
    상기 제1층의 볼록 패턴을 완전히 덮도록 제2층을 형성하는 단계,
    상기 제2층에 린스 용액을 가하여 상기 제2층의 위 표면이 상기 제1층의 볼록 패턴을 따라 굴곡지게 만드는 단계,
    상기 볼록 패턴의 측부에 위치하는 제2층을 남기고 상기 볼록 패턴의 상부가 노출되도록 제2층을 부분적으로 제거하는 단계,
    상기 식각 대상 막의 상부가 노출되도록 상기 제1층을 제거하는 단계, 그리고
    제거된 제1층의 볼록부의 측부에 위치하는 제2층을 식각 마스크로 이용하여 상기 식각 대상 막을 식각하는 단계
    를 포함하고,
    상기 제1층 및 제2층 중 어느 하나는
    탄소 함유 층이고 다른 하나는 규소 함유 층이고, 상기 규소 함유 층은 규소 함유 조성물을 도포한 후 열처리 과정을 거쳐 형성되며,
    상기 제1층이 탄소 함유 층이면 상기 제1층을 형성하는 단계 및 상기 제2층을 형성하는 단계 사이에 상기 제1층 표면에 에너지를 가하는 단계를 더 포함하는
    패턴 형성 방법.
  2. 제1항에서,
    상기 규소 함유 조성물의 도포는 스핀-온 코팅, 스크린 프린팅, 슬릿코팅, 또는 스프레이 코팅 방식에 의한 것인 패턴 형성 방법.
  3. 삭제
  4. 제1항에서,
    상기 제2층에 린스 용액을 가하는 단계를 거친 후에 상기 제2층은 상기 제2층 중 경화된 부분은 볼록 패턴을 가지고 상기 제1층 위에 소정의 두께를 가지고 형성되어 있는 패턴 형성 방법.
  5. 제1항에서,
    상기 제1층이 탄소 함유 층이고 상기 제2층이 규소 함유 층인 경우, 상기 제1층 표면에 에너지를 가하는 단계에서의 상기 에너지는 열, 자외선, 마이크로웨이브, 음파, 초음파, 또는 이들의 조합인 패턴 형성 방법.
  6. 제1항에서,
    상기 탄소 함유 층은 비정질 탄소(amorphous carbon), 스핀-온 탄소(spin-on carbon), 또는 이들의 조합을 함유한 유기물의 도포 또는 증착에 의해 형성된 것인 패턴 형성 방법.
  7. 제1항에서,
    상기 규소 함유 층은 SiCN, SiOC, SiON, SiOCN, SiC, SiN, 또는 이들의 조합을 포함하는 패턴 형성 방법.
  8. 제1항에서,
    상기 식각 대상 막을 형성하는 단계 및 상기 제1층을 형성하는 단계 사이에 중간 층 형성하는 단계를 더 포함하는 패턴 형성 방법.
  9. 제1항에서,
    상기 식각 대상 막의 식각 단계 후에 잔존하는 상기 제2층을 제거하는 단계를 더 포함하는 패턴 형성 방법.
  10. 제1항, 제2항 및 제4항 내지 제9항 중 어느 한 항의 방법에 따라 형성된 미세 패턴 층.
  11. 제10항의 미세 패턴 층을 포함하는 반도체 소자.
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TW106132330A TWI679680B (zh) 2017-01-19 2017-09-21 形成圖案的方法、精細圖案層以及半導體裝置
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109860030B (zh) * 2019-03-29 2021-08-10 上海华力集成电路制造有限公司 自对准双重图形化的方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150200110A1 (en) 2014-01-13 2015-07-16 Applied Materials, Inc. Self-Aligned Double Patterning With Spatial Atomic Layer Deposition
US20150325441A1 (en) * 2014-05-09 2015-11-12 Powerchip Technology Corporation Semiconductor fabrication method

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008227465A (ja) 2007-02-14 2008-09-25 Renesas Technology Corp 半導体装置の製造方法
KR100876816B1 (ko) * 2007-06-29 2009-01-07 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
KR20090011933A (ko) * 2007-07-27 2009-02-02 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP5058733B2 (ja) 2007-09-12 2012-10-24 ＡｚエレクトロニックマテリアルズＩｐ株式会社 ケイ素含有微細パターン形成用組成物を用いた微細パターン形成方法
JP2008112192A (ja) 2008-01-21 2008-05-15 Toshiba Corp パターン形成方法および半導体装置の製造方法
TWI452419B (zh) 2008-01-28 2014-09-11 Az Electronic Mat Ip Japan Kk 細微圖案光罩及其製造方法、及使用其之細微圖案形成方法
US20090286402A1 (en) 2008-05-13 2009-11-19 Applied Materials, Inc Method for critical dimension shrink using conformal pecvd films
JP4982457B2 (ja) 2008-09-11 2012-07-25 信越化学工業株式会社 パターン形成方法
US8084186B2 (en) 2009-02-10 2011-12-27 Az Electronic Materials Usa Corp. Hardmask process for forming a reverse tone image using polysilazane
EP2457126A4 (en) * 2009-07-23 2016-05-11 Dow Corning METHOD AND MATERIALS FOR DOUBLE PATTERN
JP2011238795A (ja) 2010-05-11 2011-11-24 Toshiba Corp パターン形成方法
JP5661562B2 (ja) 2011-06-01 2015-01-28 ＡｚエレクトロニックマテリアルズＩｐ株式会社 微細パターンマスクおよびその製造方法、ならびにそれを用いた微細パターンの形成方法
WO2014164593A1 (en) * 2013-03-12 2014-10-09 United Technologies Corporation Isothermal shot tube assembly
US9093378B2 (en) * 2013-03-15 2015-07-28 Samsung Electronics Co., Ltd. Method for forming patterns of semiconductor device using SADP process
KR102323251B1 (ko) * 2015-01-21 2021-11-09 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150200110A1 (en) 2014-01-13 2015-07-16 Applied Materials, Inc. Self-Aligned Double Patterning With Spatial Atomic Layer Deposition
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