JPH0346315A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPH0346315A JPH0346315A JP18336189A JP18336189A JPH0346315A JP H0346315 A JPH0346315 A JP H0346315A JP 18336189 A JP18336189 A JP 18336189A JP 18336189 A JP18336189 A JP 18336189A JP H0346315 A JPH0346315 A JP H0346315A
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- 239000000758 substrate Substances 0.000 title claims abstract description 28
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 235000012431 wafers Nutrition 0.000 claims abstract description 32
- 238000005530 etching Methods 0.000 claims abstract description 22
- 238000000034 method Methods 0.000 claims abstract description 22
- 239000013078 crystal Substances 0.000 claims abstract description 14
- 238000003754 machining Methods 0.000 claims abstract description 5
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 5
- 238000003672 processing method Methods 0.000 claims description 5
- 230000001419 dependent effect Effects 0.000 claims 1
- 230000015572 biosynthetic process Effects 0.000 abstract description 7
- 238000005498 polishing Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 4
- KFZMGEQAYNKOFK-UHFFFAOYSA-N Isopropanol Chemical compound CC(C)O KFZMGEQAYNKOFK-UHFFFAOYSA-N 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 230000005260 alpha ray Effects 0.000 description 1
- 238000003486 chemical etching Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要］
本発明は集積回路用半導体基板である貼り合わせ型Ｓｏ
ｌ基板の製造方法に関し、 素子形成層であるＳｔ層の厚さを均一にする処理法の提
供を目的とし、 少なくも一方が（１１１）面を主面とする単結晶Ｓｉで
ある２枚のＳｉウェハを酸化膜を介して貼り合わせ、 該（１１１）面Ｓｉウェハの厚さを、機械加工手段を含
む処理法によって減じた後、結晶方位に依存する異方性
エツチングによって前記厚さが減少されたウェハ表面を
処理し、 該処理面を実質的に（１１１）面とする工程を包含して
構成する。
ｌ基板の製造方法に関し、 素子形成層であるＳｔ層の厚さを均一にする処理法の提
供を目的とし、 少なくも一方が（１１１）面を主面とする単結晶Ｓｉで
ある２枚のＳｉウェハを酸化膜を介して貼り合わせ、 該（１１１）面Ｓｉウェハの厚さを、機械加工手段を含
む処理法によって減じた後、結晶方位に依存する異方性
エツチングによって前記厚さが減少されたウェハ表面を
処理し、 該処理面を実質的に（１１１）面とする工程を包含して
構成する。
該処理の効果をより着実ならしめるため、前記異方性エ
ツチングによる処理の前に、結晶方位に依存しないエツ
チングによって最終表出面に包含される（１１１）面を
部分的に露出させる処理が行われる。
ツチングによる処理の前に、結晶方位に依存しないエツ
チングによって最終表出面に包含される（１１１）面を
部分的に露出させる処理が行われる。
本発明はＳｏｌと通称される集積回路形成用の基板に関
わり、均一な厚さの半導体層が得られるＳＯＩ基板の製
造方法に関わる。
わり、均一な厚さの半導体層が得られるＳＯＩ基板の製
造方法に関わる。
集積回路をバルク状の半導体基板に作り込むのに比べて
、絶縁材料上に設けられた薄い半導体層に各種の素子を
形成する方が、α線障害の耐性や動作速度などの素子特
性が優れたものとなり、また素子間分離の点でも有利で
ある。この種の半導体基板はＳ ＯＩ （ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ ｏｎ １ｎｓｕｌａｔｅｒ）と呼ばれ
ている。
、絶縁材料上に設けられた薄い半導体層に各種の素子を
形成する方が、α線障害の耐性や動作速度などの素子特
性が優れたものとなり、また素子間分離の点でも有利で
ある。この種の半導体基板はＳ ＯＩ （ｓｅｍｉｃｏ
ｎｄｕｃｔｏｒ ｏｎ １ｎｓｕｌａｔｅｒ）と呼ばれ
ている。
ＳＯＩ基板の一般的な断面形状は第３図に示されるよう
なもので、１′が単結晶Ｓｔの素子形成層、２はＳｉウ
ェハであり、３はＳ ｉ Ｏｚ膜である。ウェハ２はＳ
ｉ Ｏを膜３を介して素子形成層ｌ′を支持する基板
であって、機械的強度が十分であることだけが必要条件
であるが、熱処理を受けた際の変形や応力発生を避ける
ために素子形成層と同じＳｉ単結晶が通常用いられる。
なもので、１′が単結晶Ｓｔの素子形成層、２はＳｉウ
ェハであり、３はＳ ｉ Ｏｚ膜である。ウェハ２はＳ
ｉ Ｏを膜３を介して素子形成層ｌ′を支持する基板
であって、機械的強度が十分であることだけが必要条件
であるが、熱処理を受けた際の変形や応力発生を避ける
ために素子形成層と同じＳｉ単結晶が通常用いられる。
上記の構造体の通常の製造方法は第４図（ａ）〜（Ｃ）
に示される通りである。以下、該図面を参照しながら製
造工程を説明する。
に示される通りである。以下、該図面を参照しながら製
造工程を説明する。
同図（ａ）の如く、２枚の単結晶Ｓｉウェハ１及び２の
表面を熱酸化してＳ ｉ Ｏｚ膜３を形成する。このＳ
ｉ Ｏを膜どうしを突き合わせた状態に保持し、１０
００〜１２００°Ｃに加熱すると、同図（ｂ）の如く２
枚のウェハは固く接着される。続いて、貼り合わせた一
方のＳｉウェハに機械研磨を施し、加工層をエツチング
除去して素子形成に適した厚さを残すと、同図（Ｃ）の
如きＳＯＩ基板が得られる。
表面を熱酸化してＳ ｉ Ｏｚ膜３を形成する。このＳ
ｉ Ｏを膜どうしを突き合わせた状態に保持し、１０
００〜１２００°Ｃに加熱すると、同図（ｂ）の如く２
枚のウェハは固く接着される。続いて、貼り合わせた一
方のＳｉウェハに機械研磨を施し、加工層をエツチング
除去して素子形成に適した厚さを残すと、同図（Ｃ）の
如きＳＯＩ基板が得られる。
このように形成されたＳ○■基板は素子形成層のＳｔ層
がバルク結晶と同程度に良好な品質であることから高性
能ＬＳＩ用の基板として賞用されている。
がバルク結晶と同程度に良好な品質であることから高性
能ＬＳＩ用の基板として賞用されている。
上記のような貼り合わせウェハの一方を研磨する方法で
は、素子形成層として残す部分の厚さを均一にすること
が困難である。通常数百μｍの厚さのあるウェハの大部
分を研磨除去して数μｍの層を残すのであるから、研磨
進行の偏りが累積されると、同一ウェハ面内での厚さの
不均一が±５μｍに達することも稀ではなく、ＳＯＩ基
板の製造歩留まりを低いものとしている。
は、素子形成層として残す部分の厚さを均一にすること
が困難である。通常数百μｍの厚さのあるウェハの大部
分を研磨除去して数μｍの層を残すのであるから、研磨
進行の偏りが累積されると、同一ウェハ面内での厚さの
不均一が±５μｍに達することも稀ではなく、ＳＯＩ基
板の製造歩留まりを低いものとしている。
機械研磨の不均一を補う処理として、残すべきＳｔ層の
比抵抗を高くしておき、化学エツチングによって低比抵
抗層を優先的に除去することも知られているが、高比抵
抗層を形成する工程、例えばエピタキシャル成長、が製
造コストを高くするばかりでなく、エツチング面が平滑
になり難いという問題点もある。
比抵抗を高くしておき、化学エツチングによって低比抵
抗層を優先的に除去することも知られているが、高比抵
抗層を形成する工程、例えばエピタキシャル成長、が製
造コストを高くするばかりでなく、エツチング面が平滑
になり難いという問題点もある。
本発明の目的はＳＯＩ型基板の形成に於いて、素子形成
層であるＳｔ層の厚さを均一に揃える処理法を提供する
ことであり、それによってＳｏＩ型ＩＣ基板の製造歩留
まりを向上させることである。
層であるＳｔ層の厚さを均一に揃える処理法を提供する
ことであり、それによってＳｏＩ型ＩＣ基板の製造歩留
まりを向上させることである。
上記目的を達成するため、本発明の半導体基板の製造方
法には 少なくも一方が（１１１）面を主面とする単結晶Ｓｔで
ある２枚のＳｉウェハを酸化膜を介して接着し、 該（１１１）面Ｓｉウェハの厚さを、機械加工手段を含
む処理法によって滅じた後、結晶方位に依存する異方性
エツチングによって前記厚さが減少されたウェハ表面を
処理し、 該処理面を実質的に（１１１）面とする工程が包含され
る。
法には 少なくも一方が（１１１）面を主面とする単結晶Ｓｔで
ある２枚のＳｉウェハを酸化膜を介して接着し、 該（１１１）面Ｓｉウェハの厚さを、機械加工手段を含
む処理法によって滅じた後、結晶方位に依存する異方性
エツチングによって前記厚さが減少されたウェハ表面を
処理し、 該処理面を実質的に（１１１）面とする工程が包含され
る。
該処理の効果をより着実ならしめるため、前記異方性エ
ツチングによる処理の前に、結晶方位に依存しないエツ
チングによって最終表出面に包含される（１１１）面を
部分的に露出させる処理が行われる。
ツチングによる処理の前に、結晶方位に依存しないエツ
チングによって最終表出面に包含される（１１１）面を
部分的に露出させる処理が行われる。
結晶方位に依存する異方性エツチングは通常（１１１）
面のエツチング速度が最も遅く、（１００）基板のＶ溝
形成などに利用されるアルカリ性エツチング液では（１
１１）面とその他の面とのエツチング速度比はｔ：ｔｏ
ｏを越える程の大きな差異を示す。
面のエツチング速度が最も遅く、（１００）基板のＶ溝
形成などに利用されるアルカリ性エツチング液では（１
１１）面とその他の面とのエツチング速度比はｔ：ｔｏ
ｏを越える程の大きな差異を示す。
従って（１１１）面に対し若干の傾きを持つ面をこのよ
うな異方性エツチング液で処理すると、実質的に（１１
１）以外の面に対するエツチングのみが進行し、最終的
には最も低い位置にあった（１１１）面だけが残されて
、ウェハ全面が該面に揃うことになる。
うな異方性エツチング液で処理すると、実質的に（１１
１）以外の面に対するエツチングのみが進行し、最終的
には最も低い位置にあった（１１１）面だけが残されて
、ウェハ全面が該面に揃うことになる。
なお、ここで言う （１１１）面はマクロ的な表現であ
って、原子層レベルの段差や素子形成上問題にならない
程度の傾きを残すものであることは当業者には自明のこ
とであり、特許請求の範囲に言う「実質的に（１１１）
面」はこの意味である。
って、原子層レベルの段差や素子形成上問題にならない
程度の傾きを残すものであることは当業者には自明のこ
とであり、特許請求の範囲に言う「実質的に（１１１）
面」はこの意味である。
〔実施例］
第１図（ａ）〜（ｄ）は本発明実施例の工程を示す断面
模式図である。以下、該図面を参照しながら該工程を説
明する。
模式図である。以下、該図面を参照しながら該工程を説
明する。
素子形成層となる単結晶Ｓｉウェハ１と支持基板である
Ｓｉウェハ２が、Ｓｉｎｇ膜３によって貼り合わされた
状態が同図（ａ）に示されている。ここ迄の工程は、Ｓ
ｉウェハ１の主面が（１１１）である以外は従来技術と
同様であるから、説明は省略する。
Ｓｉウェハ２が、Ｓｉｎｇ膜３によって貼り合わされた
状態が同図（ａ）に示されている。ここ迄の工程は、Ｓ
ｉウェハ１の主面が（１１１）である以外は従来技術と
同様であるから、説明は省略する。
次いで、機械研磨によって（１１１）面側のＳｔ層の厚
さを減じた状態が同図（ｂ）である。既に述べたように
、この種の研磨は不均一に進行することが殆ど避けられ
ず、Ｓ ｉ Ｎ １の厚さは均一ではなく、例えば図示
の如く傾きを持つものとなっている。なお、この機械研
磨で残される層の厚さは最終的に残すべき厚さより２〜
５μｍ大とする。
さを減じた状態が同図（ｂ）である。既に述べたように
、この種の研磨は不均一に進行することが殆ど避けられ
ず、Ｓ ｉ Ｎ １の厚さは均一ではなく、例えば図示
の如く傾きを持つものとなっている。なお、この機械研
磨で残される層の厚さは最終的に残すべき厚さより２〜
５μｍ大とする。
更に続いて、ＲＩＥのような結晶方位には依存しないエ
ツチング法で該研磨面をエツチングする。
ツチング法で該研磨面をエツチングする。
これは機械研磨で生じた歪層を除去すると共に、後続工
程で最終表面上なる（１１１）面の厚さ方向の位置を決
定する処理である。この処理を終えた基板の状態が第１
図（Ｃ）に示されており、核間でｄと表示された厚さが
ウェハ全面に均一に残される厚さとなる。
程で最終表面上なる（１１１）面の厚さ方向の位置を決
定する処理である。この処理を終えた基板の状態が第１
図（Ｃ）に示されており、核間でｄと表示された厚さが
ウェハ全面に均一に残される厚さとなる。
以上の処理の後に異方性エツチングの工程に入る。エツ
チング液のｍ或はＫＯＨ２３ｗｔ％−イソプロピルアル
コール１０ｗｔ％−水であり、処理温度は７０°Ｃ１処
理時間は研磨面の傾きによって異なるが例えば２５分で
ある。該処理により、（イ）図のように均一な厚さで（
１１１）を主面とする素子形成層ｌ′が出来上がる。
チング液のｍ或はＫＯＨ２３ｗｔ％−イソプロピルアル
コール１０ｗｔ％−水であり、処理温度は７０°Ｃ１処
理時間は研磨面の傾きによって異なるが例えば２５分で
ある。該処理により、（イ）図のように均一な厚さで（
１１１）を主面とする素子形成層ｌ′が出来上がる。
上記処理中、ＲＩＥによる厚さ調整の工程は必ずしも必
要ではなく、機械研磨によって残すべき厚さを正確に制
御し得るのであれば、該工程を省略して、異方性エツチ
ングを行っても良い。
要ではなく、機械研磨によって残すべき厚さを正確に制
御し得るのであれば、該工程を省略して、異方性エツチ
ングを行っても良い。
４インチのウェハに対して行われた上記実施例の処理の
効果が第２図に示されている。同図（ａ）は異方性エツ
チング前のＳｔ層の厚さの分布を示しており、２．５μ
ｍから４．２μｍまで１．７μｍの幅を持っていたもの
が、同図（ｂ）の如く、２．３μｍ〜２．４μｍまでＯ
，１μｍの範囲に収まっている。
効果が第２図に示されている。同図（ａ）は異方性エツ
チング前のＳｔ層の厚さの分布を示しており、２．５μ
ｍから４．２μｍまで１．７μｍの幅を持っていたもの
が、同図（ｂ）の如く、２．３μｍ〜２．４μｍまでＯ
，１μｍの範囲に収まっている。
このように、本発明は素子形成層の厚さの均一化に著効
を示すので、ＳＯＩ型集型開積回路基板造歩留まりが大
幅に向上することになる。
を示すので、ＳＯＩ型集型開積回路基板造歩留まりが大
幅に向上することになる。
第１図は本発明実施例の工程を示す断面模式図、第２図
は本発明による厚さ分布の変化を示す図、第３図はＳｏ
ｌ基板の断面形状を示す図、第４図は従来のＳＯＩ基板
の製造工程を示す図であって、図に於いて ｌは素子形成層となるＳｉウェハ、 １′は素子形成層、 ２は支持基板であるＳｉウェハ、 ３はＳ ｉ Ｏｚ膜、 （ａ） Ｉ Ｓｉウェハ（Ｓ子懲戒層〉 ２ Ｓｉウェハ岐持持基板 本発明の実施例の工程を示す断面模式間第 図 （ａ） 処理前 （ｂ） 処理後 ３．８ ３．５ ４．２ ２．４ ２．４ ＼ 本発明による厚さ分布の変化を示す間 第 図 Ｓ○■基板の断面形状を示す模式間 第 図
は本発明による厚さ分布の変化を示す図、第３図はＳｏ
ｌ基板の断面形状を示す図、第４図は従来のＳＯＩ基板
の製造工程を示す図であって、図に於いて ｌは素子形成層となるＳｉウェハ、 １′は素子形成層、 ２は支持基板であるＳｉウェハ、 ３はＳ ｉ Ｏｚ膜、 （ａ） Ｉ Ｓｉウェハ（Ｓ子懲戒層〉 ２ Ｓｉウェハ岐持持基板 本発明の実施例の工程を示す断面模式間第 図 （ａ） 処理前 （ｂ） 処理後 ３．８ ３．５ ４．２ ２．４ ２．４ ＼ 本発明による厚さ分布の変化を示す間 第 図 Ｓ○■基板の断面形状を示す模式間 第 図
Claims (2)
- （１）少なくも一方が（１１１）面を主面とする単結晶
シリコン（Ｓｉ）である２枚のＳｉウェハを酸化膜を介
して接着し、 該（１１１）面Ｓｉウェハの厚さを、機械加工手段を含
む処理法によって減じた後、結晶方位に依存する異方性
エッチングによって前記厚さが減少されたウェハ表面を
処理し、 該処理面を実質的に（１１１）面とする工程を包含する
ことを特徴とする半導体基板の製造方法。 - （２）請求項（１）の半導体基板の製造方法であって、
（１１１）面Ｓｉウェハの厚さを減ずる前記処理を施し
た後、結晶方位に依存しないエッチングによって、前記
実質的（１１１）面に包含される（１１１）面を部分的
に露出させ、しかる後、前記結晶方位に依存する異方性
エッチングを行うことを特徴とする半導体基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18336189A JPH0346315A (ja) | 1989-07-14 | 1989-07-14 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18336189A JPH0346315A (ja) | 1989-07-14 | 1989-07-14 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0346315A true JPH0346315A (ja) | 1991-02-27 |
Family
ID=16134415
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18336189A Pending JPH0346315A (ja) | 1989-07-14 | 1989-07-14 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0346315A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5310451A (en) * | 1993-08-19 | 1994-05-10 | International Business Machines Corporation | Method of forming an ultra-uniform silicon-on-insulator layer |
-
1989
- 1989-07-14 JP JP18336189A patent/JPH0346315A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5310451A (en) * | 1993-08-19 | 1994-05-10 | International Business Machines Corporation | Method of forming an ultra-uniform silicon-on-insulator layer |
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