JPH04340718A - Ｓｏｉ基板の製造方法 - Google Patents
Ｓｏｉ基板の製造方法Info
- Publication number
- JPH04340718A JPH04340718A JP11275091A JP11275091A JPH04340718A JP H04340718 A JPH04340718 A JP H04340718A JP 11275091 A JP11275091 A JP 11275091A JP 11275091 A JP11275091 A JP 11275091A JP H04340718 A JPH04340718 A JP H04340718A
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- stopper
- stopper film
- single crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 239000000758 substrate Substances 0.000 title claims description 24
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000005530 etching Methods 0.000 claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 14
- 239000004065 semiconductor Substances 0.000 claims abstract description 14
- 239000013078 crystal Substances 0.000 claims abstract description 8
- 239000012212 insulator Substances 0.000 claims abstract description 8
- 239000000463 material Substances 0.000 claims abstract description 8
- 238000005498 polishing Methods 0.000 claims description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 13
- 229910052814 silicon oxide Inorganic materials 0.000 claims 2
- 229910052581 Si3N4 Inorganic materials 0.000 claims 1
- 229910052710 silicon Inorganic materials 0.000 claims 1
- 239000010703 silicon Substances 0.000 claims 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 31
- 239000010408 film Substances 0.000 description 77
- 239000010410 layer Substances 0.000 description 42
- 238000010586 diagram Methods 0.000 description 6
- 229910052681 coesite Inorganic materials 0.000 description 5
- 229910052906 cristobalite Inorganic materials 0.000 description 5
- 239000000377 silicon dioxide Substances 0.000 description 5
- 235000012239 silicon dioxide Nutrition 0.000 description 5
- 229910052682 stishovite Inorganic materials 0.000 description 5
- 229910052905 tridymite Inorganic materials 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 230000002093 peripheral effect Effects 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000000227 grinding Methods 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- PIICEJLVQHRZGT-UHFFFAOYSA-N Ethylenediamine Chemical compound NCCN PIICEJLVQHRZGT-UHFFFAOYSA-N 0.000 description 1
- 239000012670 alkaline solution Substances 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000008119 colloidal silica Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000994 depressogenic effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
Landscapes
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は， ＳＯＩ（Ｓｉｌｉｃ
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ） と呼ばれている半
導体デバイス用基板の製造方法の改善に関する。
ｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ） と呼ばれている半
導体デバイス用基板の製造方法の改善に関する。
【０００２】ＳＯＩ は素子特性や素子間分離の点にお
いて， バルク基板より優れているが， その中でも，
図３ に示されるようなバルクの結晶性を活かすこと
ができる貼り合わせ技術が注目されている。この貼り合
わせ技術は図３（ａ）のように， ２ 枚のＳｉ基板２
１， ２１’の一方或いは両方にＳｉ酸化膜２２を形成
し，図３（ｂ）のように貼り合わせる。その後に， 図
３（ｃ）に示されるようにＳｉ基板２１を研磨して薄膜
化し， 単結晶Ｓｉ層２３とし， Ｓｉ基板２１’はそ
のまま残して支持基板２４とし， ＳＯＩ を得るもの
である。
いて， バルク基板より優れているが， その中でも，
図３ に示されるようなバルクの結晶性を活かすこと
ができる貼り合わせ技術が注目されている。この貼り合
わせ技術は図３（ａ）のように， ２ 枚のＳｉ基板２
１， ２１’の一方或いは両方にＳｉ酸化膜２２を形成
し，図３（ｂ）のように貼り合わせる。その後に， 図
３（ｃ）に示されるようにＳｉ基板２１を研磨して薄膜
化し， 単結晶Ｓｉ層２３とし， Ｓｉ基板２１’はそ
のまま残して支持基板２４とし， ＳＯＩ を得るもの
である。
【０００３】近年， 素子の高速化に対応して単結晶Ｓ
ｉ層２３の膜厚が薄くなり， 厚さが０．２μｍ以下の
超薄膜ＳＯＩも要求されるようになってきたが裏面基準
の研削技術や研磨技術を用いる限り， これは非常に困
難である。
ｉ層２３の膜厚が薄くなり， 厚さが０．２μｍ以下の
超薄膜ＳＯＩも要求されるようになってきたが裏面基準
の研削技術や研磨技術を用いる限り， これは非常に困
難である。
【０００４】従って， 均一な厚さの単結晶Ｓｉ層２３
を形成する新しい技術の開発が強く望まれている。
を形成する新しい技術の開発が強く望まれている。
【０００５】
【従来の技術】図４ に超薄膜ＳＯＩ を作製する方法
が模式的に示されている。図４（ａ）に示されるように
， 先ず貼り合わされたＳｉ基板のうち， 単結晶Ｓｉ
層２３を形成する基板を研削と研磨によって薄膜化し，
要求される単結晶Ｓｉ層の厚さより厚い単結晶Ｓｉ層
２３を有するＳＯＩ 基板を形成する。次に， 図４（
ｂ）に示されるように， 単結晶Ｓｉ層２３に溝２５を
形成してＳｉ酸化膜２２を露出させる。そして図４（ｃ
）に示されるように， 全面にわたってＳｉ酸化膜から
成るストッパー膜２７を堆積させる。続いてストッパー
膜２７にレジストを塗布し，溝２５の部分にのみストッ
パー膜２７’が残るようにパターニングして， ストッ
パー膜２７’となる部分以外のレジストを除去する。次
に， レジストをマスクとしてストッパー膜２７をパタ
ーンエッチングにより除去する。この後， レジストを
除去する。この状態が図４（ｄ）に示される。 次に，
Ｓｉは研磨されるが， Ｓｉ酸化膜は研磨されないア
ルカリ液からなる研磨液を用いて研磨すると図４（ｅ）
に示されるように，単結晶Ｓｉ層２３はストッパー膜２
７’の上面と一致するまで研磨される。即ち均一な厚さ
の超薄膜Ｓｉ層２３’が形成される。
が模式的に示されている。図４（ａ）に示されるように
， 先ず貼り合わされたＳｉ基板のうち， 単結晶Ｓｉ
層２３を形成する基板を研削と研磨によって薄膜化し，
要求される単結晶Ｓｉ層の厚さより厚い単結晶Ｓｉ層
２３を有するＳＯＩ 基板を形成する。次に， 図４（
ｂ）に示されるように， 単結晶Ｓｉ層２３に溝２５を
形成してＳｉ酸化膜２２を露出させる。そして図４（ｃ
）に示されるように， 全面にわたってＳｉ酸化膜から
成るストッパー膜２７を堆積させる。続いてストッパー
膜２７にレジストを塗布し，溝２５の部分にのみストッ
パー膜２７’が残るようにパターニングして， ストッ
パー膜２７’となる部分以外のレジストを除去する。次
に， レジストをマスクとしてストッパー膜２７をパタ
ーンエッチングにより除去する。この後， レジストを
除去する。この状態が図４（ｄ）に示される。 次に，
Ｓｉは研磨されるが， Ｓｉ酸化膜は研磨されないア
ルカリ液からなる研磨液を用いて研磨すると図４（ｅ）
に示されるように，単結晶Ｓｉ層２３はストッパー膜２
７’の上面と一致するまで研磨される。即ち均一な厚さ
の超薄膜Ｓｉ層２３’が形成される。
【０００６】ストッパー膜２７は化学気相成長（ＣＶＤ
）ＳｉＯ２ を用いて製作される。ＳｉＯ２を用いる理
由は， ＳｉとＳｉＯ２の研磨レートの選択比を１０４
以上にすることが可能だからである。
）ＳｉＯ２ を用いて製作される。ＳｉＯ２を用いる理
由は， ＳｉとＳｉＯ２の研磨レートの選択比を１０４
以上にすることが可能だからである。
【０００７】
【発明が解決しようとする課題】しかし，従来の超薄膜
ＳＯＩ 作製方法においては， ストッパー膜２７がＳ
ｉ酸化膜であると， 貼り合わせ部２２もＳｉ酸化膜で
あるからストッパー膜２７とＳｉ酸化膜２２は同じ物質
である。そのためにストッパー膜２７をエッチングする
場合に， 図４（ｆ）に示されるようにＳｉ酸化膜２２
の上部もエッチングされて少し窪み， 単結晶Ｓｉ層２
３の下部に回り込んでエッチングされる。このように単
結晶Ｓｉ層２３の周辺部の下に空隙ができると， 単結
晶Ｓｉ層２３を研磨して薄層化した場合， その空隙の
上部に欠けを生じる。又， 欠けた破片が研磨中に混入
すると超薄膜Ｓｉ層２３’の表面に傷を残す原因ともな
る。
ＳＯＩ 作製方法においては， ストッパー膜２７がＳ
ｉ酸化膜であると， 貼り合わせ部２２もＳｉ酸化膜で
あるからストッパー膜２７とＳｉ酸化膜２２は同じ物質
である。そのためにストッパー膜２７をエッチングする
場合に， 図４（ｆ）に示されるようにＳｉ酸化膜２２
の上部もエッチングされて少し窪み， 単結晶Ｓｉ層２
３の下部に回り込んでエッチングされる。このように単
結晶Ｓｉ層２３の周辺部の下に空隙ができると， 単結
晶Ｓｉ層２３を研磨して薄層化した場合， その空隙の
上部に欠けを生じる。又， 欠けた破片が研磨中に混入
すると超薄膜Ｓｉ層２３’の表面に傷を残す原因ともな
る。
【０００８】そこで， 本発明は単結晶Ｓｉ層２３の下
部に回り込んでエッチングされることのない， 良好な
超薄膜Ｓｉ層２３’を得る方法を提供することである。
部に回り込んでエッチングされることのない， 良好な
超薄膜Ｓｉ層２３’を得る方法を提供することである。
【０００９】
【課題を解決するための手段】上記の課題は， 単結晶
Ｓｉ層３ にＳｉ酸化膜２ にまで達する溝を形成する
工程と，エッチング時に該Ｓｉ酸化膜２ をエッチング
しないような材料より成る中間膜６を形成する工程と，
続いて該中間膜６の上に，エッチング時に中間膜６を
エッチングしないような材料より成るストッパー膜７を
形成する工程と， 該溝部にのみストッパー膜７ を残
すようにストッパー膜７ をパターンエッチングする工
程と，該ストッパー膜７ パターンをマスクとして該中
間膜６ のみを選択的にエッチングして除去する工程と
， 単結晶Ｓｉ層３ を該ストッパー膜７ パターンと
同一面になるまで研磨する工程とを有するＳＯＩ 基板
の製造方法によって解決される。
Ｓｉ層３ にＳｉ酸化膜２ にまで達する溝を形成する
工程と，エッチング時に該Ｓｉ酸化膜２ をエッチング
しないような材料より成る中間膜６を形成する工程と，
続いて該中間膜６の上に，エッチング時に中間膜６を
エッチングしないような材料より成るストッパー膜７を
形成する工程と， 該溝部にのみストッパー膜７ を残
すようにストッパー膜７ をパターンエッチングする工
程と，該ストッパー膜７ パターンをマスクとして該中
間膜６ のみを選択的にエッチングして除去する工程と
， 単結晶Ｓｉ層３ を該ストッパー膜７ パターンと
同一面になるまで研磨する工程とを有するＳＯＩ 基板
の製造方法によって解決される。
【００１０】図１ は本発明の原理説明図である。図に
おいて４ は支持基板， ２ はＳｉ酸化膜，３’はＳ
ｉ酸化膜２ にまで達する溝が形成された単結晶Ｓｉ層
， ６ はエッチング時にＳｉ酸化膜２ をエッチング
しないような材料より成る薄い中間膜で， 単結晶Ｓｉ
層３’の表面と該溝部の露出したＳｉ酸化膜２ の表面
上に形成される。 ７ は中間膜６ の上に形成され
， エッチング時に中間膜６をエッチしないような材料
より成るストッパー膜である。中間膜６ の厚さと，
ストッパー膜７ の厚さの和は， 単結晶Ｓｉ層３’を
研磨して得られる所望の厚さに等しくなるように設定さ
れる。
おいて４ は支持基板， ２ はＳｉ酸化膜，３’はＳ
ｉ酸化膜２ にまで達する溝が形成された単結晶Ｓｉ層
， ６ はエッチング時にＳｉ酸化膜２ をエッチング
しないような材料より成る薄い中間膜で， 単結晶Ｓｉ
層３’の表面と該溝部の露出したＳｉ酸化膜２ の表面
上に形成される。 ７ は中間膜６ の上に形成され
， エッチング時に中間膜６をエッチしないような材料
より成るストッパー膜である。中間膜６ の厚さと，
ストッパー膜７ の厚さの和は， 単結晶Ｓｉ層３’を
研磨して得られる所望の厚さに等しくなるように設定さ
れる。
【００１１】
【作用】単結晶Ｓｉ層３ に形成されたＳｉ酸化膜２
にまで達する溝部にのみ， ストッパー膜７ を残すよ
うにストッパー膜７ をパターンエッチングする際に，
エッチングは中間膜６ の表面で停止する。続いて，
Ｓｉ酸化膜２ がエッチングされずに，中間膜６がエ
ッチングされる方法で中間膜６ を除去する。従って，
本発明による方法では， 単結晶Ｓｉ層３’周辺部の
下に空隙ができることがないので， この後の工程の研
磨時において単結晶Ｓｉ層３’の上部に欠けを生じるこ
とはない。更に， 中間膜６ を除去する際に生じる溝
部ストッパー膜下の中間膜６’のサイドエッチングは，
中間膜６ の厚さが薄いために問題にならない程小さ
い。
にまで達する溝部にのみ， ストッパー膜７ を残すよ
うにストッパー膜７ をパターンエッチングする際に，
エッチングは中間膜６ の表面で停止する。続いて，
Ｓｉ酸化膜２ がエッチングされずに，中間膜６がエ
ッチングされる方法で中間膜６ を除去する。従って，
本発明による方法では， 単結晶Ｓｉ層３’周辺部の
下に空隙ができることがないので， この後の工程の研
磨時において単結晶Ｓｉ層３’の上部に欠けを生じるこ
とはない。更に， 中間膜６ を除去する際に生じる溝
部ストッパー膜下の中間膜６’のサイドエッチングは，
中間膜６ の厚さが薄いために問題にならない程小さ
い。
【００１２】又，本発明においては， 単結晶Ｓｉ層３
はストッパー膜７ パターンと同一面になるまで研磨
されるから，研磨後の単結晶Ｓｉ層３厚さの変動は支持
基板４ の厚さの変動に無関係になり，所望の精度の超
薄膜ＳＯＩ が得られる。
はストッパー膜７ パターンと同一面になるまで研磨
されるから，研磨後の単結晶Ｓｉ層３厚さの変動は支持
基板４ の厚さの変動に無関係になり，所望の精度の超
薄膜ＳＯＩ が得られる。
【００１３】
【実施例】本発明の実施例について図を参照しながら以
下に説明する。図２ は本実施例のＳＯＩ 基板製造に
おける各ステップを説明する図である。図２（ａ）に示
されるように， 直径が６ インチのＳｉ支持基板４
と単結晶Ｓｉ層３ が， 厚さ８００ｎｍのＳｉＯ２膜
２ を介して貼り合わせ方法によって形成されている。
下に説明する。図２ は本実施例のＳＯＩ 基板製造に
おける各ステップを説明する図である。図２（ａ）に示
されるように， 直径が６ インチのＳｉ支持基板４
と単結晶Ｓｉ層３ が， 厚さ８００ｎｍのＳｉＯ２膜
２ を介して貼り合わせ方法によって形成されている。
【００１４】次に， 図２（ｂ）に示されるように，通
常のホトリソグラフィとエッチングによって単結晶Ｓｉ
層３ に， ＳｉＯ２膜２ に達する溝部５ が形成さ
れる。続いて， 図２（ｃ）に示されるように， 単結
晶Ｓｉ層３’の表面と該溝部５の露出したＳｉ酸化膜２
の表面上に， 中間膜６として厚さ２０ｎｍのＳｉ窒
化膜がＣＶＤ によって形成され， ストッパー膜７
として８０ｎｍのＳｉ酸化膜が同じくＣＶＤ によって
中間膜６ の上に形成される。
常のホトリソグラフィとエッチングによって単結晶Ｓｉ
層３ に， ＳｉＯ２膜２ に達する溝部５ が形成さ
れる。続いて， 図２（ｃ）に示されるように， 単結
晶Ｓｉ層３’の表面と該溝部５の露出したＳｉ酸化膜２
の表面上に， 中間膜６として厚さ２０ｎｍのＳｉ窒
化膜がＣＶＤ によって形成され， ストッパー膜７
として８０ｎｍのＳｉ酸化膜が同じくＣＶＤ によって
中間膜６ の上に形成される。
【００１５】次に， 溝部５ の中にのみストッパー膜
７’が残るように， ストッパー膜７ をレジストパタ
ーニングする。このレジストパターンをマスクとしてス
トッパー膜７ をウエットエッチングする。このウエッ
トエッチングには常温で希釈した弗酸を使用する。 こ
の場合中間膜６ は殆どエッチングされない。この状態
が， 図２（ｄ）に示される。
７’が残るように， ストッパー膜７ をレジストパタ
ーニングする。このレジストパターンをマスクとしてス
トッパー膜７ をウエットエッチングする。このウエッ
トエッチングには常温で希釈した弗酸を使用する。 こ
の場合中間膜６ は殆どエッチングされない。この状態
が， 図２（ｄ）に示される。
【００１６】続いて， 図２（ｅ）に示されるように，
熱燐酸によるウエットエッチングを行うことにより，溝
部５ のストッパー膜７’下に接して在る中間膜６’以
外の中間膜６ は除去される。
熱燐酸によるウエットエッチングを行うことにより，溝
部５ のストッパー膜７’下に接して在る中間膜６’以
外の中間膜６ は除去される。
【００１７】続いて， 図２（ｆ）に示されるように，
単結晶Ｓｉ層３’の高さがストッパー膜７’の高さに一
致するとストッパー膜７’が単結晶Ｓｉ層３’の研磨を
阻害し， 単結晶Ｓｉ層３’の研磨が停止するような研
磨方法を使用することにより， 単結晶Ｓｉ層３’をス
トッパー膜７’の上面と一致するまで均一に薄膜化され
た超薄膜Ｓｉ層３’’ が得られる。このような研磨は
，エチレンジアミン等より成る弱アルカリ溶液にコロイ
ダルシリカを混合した液を研磨剤として，硬い研磨布を
用いることにより実現できる。
単結晶Ｓｉ層３’の高さがストッパー膜７’の高さに一
致するとストッパー膜７’が単結晶Ｓｉ層３’の研磨を
阻害し， 単結晶Ｓｉ層３’の研磨が停止するような研
磨方法を使用することにより， 単結晶Ｓｉ層３’をス
トッパー膜７’の上面と一致するまで均一に薄膜化され
た超薄膜Ｓｉ層３’’ が得られる。このような研磨は
，エチレンジアミン等より成る弱アルカリ溶液にコロイ
ダルシリカを混合した液を研磨剤として，硬い研磨布を
用いることにより実現できる。
【００１８】本実施例において， ０．１ μｍ ±０
．０１μｍ の 超薄膜Ｓｉ層３’’ を得ることがで
きる。
．０１μｍ の 超薄膜Ｓｉ層３’’ を得ることがで
きる。
【００１９】
【発明の効果】本発明により， ＳＯＩ 基板の単結晶
Ｓｉ層を薄膜化する際， 従来のように単結晶Ｓｉ層の
周辺部に欠損を生じることが防止され， 厚さの均一な
超薄膜Ｓｉ層を安定して製作することが可能になる。
これは， 超薄膜Ｓｉ層を有する貼り合わせＳＯＩ
基板製造における歩留り向上に寄与するところが大きい
。
Ｓｉ層を薄膜化する際， 従来のように単結晶Ｓｉ層の
周辺部に欠損を生じることが防止され， 厚さの均一な
超薄膜Ｓｉ層を安定して製作することが可能になる。
これは， 超薄膜Ｓｉ層を有する貼り合わせＳＯＩ
基板製造における歩留り向上に寄与するところが大きい
。
【図１】 本発明の原理説明図である。
【図２】 本発明の実施例の説明図である。
【図３】 従来の貼り合わせＳＯＩ 基板構造の説明
図である。
図である。
【図４】 従来の超薄膜ＳＯＩ 基板製造工程の説明
図である。
図である。
２， ２２ Ｓｉ酸化膜
３， ２３ 単結晶Ｓｉ層
３’ パターニングされた単結晶Ｓｉ層３’’ 超薄
膜Ｓｉ層 ４， ２４ 支持基板 ５ 溝部 ６ 中間膜 ６’ 溝部におけるストッパー膜７’の下に接して在
る中間膜 ７ ストッパー膜 ７’ 溝部におけるストッパー膜 ２１， ２１’ Ｓｉ基板
膜Ｓｉ層 ４， ２４ 支持基板 ５ 溝部 ６ 中間膜 ６’ 溝部におけるストッパー膜７’の下に接して在
る中間膜 ７ ストッパー膜 ７’ 溝部におけるストッパー膜 ２１， ２１’ Ｓｉ基板
Claims (2)
- 【請求項１】 絶縁体層上に半導体層を有する半導体
基板の製造方法において，半導体貼り合わせ法により絶
縁体層を介して設けられた半導体単結晶層に該絶縁体層
に達する溝を形成する工程と，該溝の底に露出された該
絶縁体層表面と，該溝の側面と，該半導体単結晶層表面
に，エッチング時に該絶縁体層をエッチングしないよう
な材料より成る中間膜を形成する工程と，該中間膜の上
に，エッチング時に中間膜をエッチングしないような材
料より成るストッパー膜を形成する工程と，該溝部にの
み，該ストッパー膜を残すように該ストッパー膜をパタ
ーンエッチングする工程と，該ストッパー膜パターンを
マスクとして，該ストッパー膜パターン下部以外の該中
間膜のみをエッチングして除去する工程と，該半導体単
結晶層を該ストッパー膜パターン表面と同一平面になる
まで研磨する工程とを有することを特徴とする半導体基
板の製造方法。 - 【請求項２】 前記半導体層はシリコンで，絶縁体層
はシリコン酸化膜層で，ストッパー膜はシリコン酸化膜
で，中間膜はシリコン窒化膜より成ることを特徴とする
請求項１記載の半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11275091A JPH04340718A (ja) | 1991-05-17 | 1991-05-17 | Ｓｏｉ基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11275091A JPH04340718A (ja) | 1991-05-17 | 1991-05-17 | Ｓｏｉ基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340718A true JPH04340718A (ja) | 1992-11-27 |
Family
ID=14594618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11275091A Withdrawn JPH04340718A (ja) | 1991-05-17 | 1991-05-17 | Ｓｏｉ基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04340718A (ja) |
-
1991
- 1991-05-17 JP JP11275091A patent/JPH04340718A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5449638A (en) | Process on thickness control for silicon-on-insulator technology | |
| JPH09246506A (ja) | Ｓｏｉ基板の製造方法 | |
| JP2541884B2 (ja) | 誘電体分離基板の製造方法 | |
| KR20190028532A (ko) | 반도체 구조물 제조 방법 | |
| JPH04340718A (ja) | Ｓｏｉ基板の製造方法 | |
| JPH03265153A (ja) | 誘電体分離基板およびこれを用いた半導体集積回路装置 | |
| JPH02177433A (ja) | 半導体基板の製法 | |
| JPH01305534A (ja) | 半導体基板の製造方法 | |
| JPH04199632A (ja) | Ｓｏｉウエハ及びその製造方法 | |
| JPH07297193A (ja) | 集積回路平坦化方法 | |
| JPH03136346A (ja) | Ｓｏｉ基板の製造方法 | |
| KR20010045396A (ko) | 버즈 빅 현상을 이용한 이중막 실리콘 기판의 제조 방법 | |
| KR100587038B1 (ko) | 이중막 실리콘 기판의 제조 방법 | |
| JPH02237066A (ja) | 半導体装置の製造方法 | |
| JP3518083B2 (ja) | 基板の製造方法 | |
| JP2778114B2 (ja) | 半導体基板の製法 | |
| KR100511903B1 (ko) | 에스오아이 기판의 제조방법 | |
| JP2001352048A (ja) | 張り合わせ誘電体分離ウェーハの製造方法 | |
| JPH03268444A (ja) | 半導体装置の製造方法 | |
| KR100303365B1 (ko) | 에스오아이 기판의 제조방법 | |
| KR100632033B1 (ko) | 반도체 소자의 셸로우 트렌치 소자분리막 제조 방법 | |
| KR100511896B1 (ko) | 에스오아이 기판의 제조방법 | |
| JPH06151572A (ja) | 誘電体分離基板及びその製造方法 | |
| JPH098126A (ja) | 半導体基板の製造方法 | |
| JPH0661340A (ja) | 張り合わせ半導体基板の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |