JP2866262B2 - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上に単結晶
・多結晶若しくは非晶質シリコン層を鏡面状態で形成す
る半導体基板の製造方法に関し、特に、薄膜ＳＯＩ構造
基板や誘電体分離基板の接合を容易にするための接合層
の形成工程と研削・研磨工程を簡略化し、機械的な研削
と研磨だけで鏡面状態の接合面を作製することができる
半導体基板の製造方法に関する。
・多結晶若しくは非晶質シリコン層を鏡面状態で形成す
る半導体基板の製造方法に関し、特に、薄膜ＳＯＩ構造
基板や誘電体分離基板の接合を容易にするための接合層
の形成工程と研削・研磨工程を簡略化し、機械的な研削
と研磨だけで鏡面状態の接合面を作製することができる
半導体基板の製造方法に関する。
【０００２】
【従来の技術】集積回路を形成するにあたり、この集積
回路をバルク状の半導体基板につくり込む手法に比べる
と、酸化絶縁層上に設けられた薄膜半導体層に各種素子
（デバイス）を形成する手法の方が、α線障害の特性や
動作速度などの素子特性に優れ、しかも、素子間分離の
点でも有利となる。
回路をバルク状の半導体基板につくり込む手法に比べる
と、酸化絶縁層上に設けられた薄膜半導体層に各種素子
（デバイス）を形成する手法の方が、α線障害の特性や
動作速度などの素子特性に優れ、しかも、素子間分離の
点でも有利となる。
【０００３】この種の半導体基板は、ＳＯＩ（シリコン
・オン・インシュレータ）と称されているが、かかるＳ
ＯＩ構造基板においては、素子を形成するシリコン層を
薄くすればするほど、ｐｎ接合の寄生容量を減少させ素
子の動作速度を高めることができるため、シリコン層の
超薄膜化が検討されている。
・オン・インシュレータ）と称されているが、かかるＳ
ＯＩ構造基板においては、素子を形成するシリコン層を
薄くすればするほど、ｐｎ接合の寄生容量を減少させ素
子の動作速度を高めることができるため、シリコン層の
超薄膜化が検討されている。
【０００４】ところで、薄膜ＳＯＩ構造基板を得るため
の手法として、いわゆる張り合わせ法が知られている。
従来の張り合わせ法は、まず、シリコン基板１（以下、
活性層基板１あるいは活性層基板Ａともいう）の一面に
ＳｉＯ2 からなる酸化膜３を形成し（図５（ａ）参
照）、この酸化膜３上にポリシリコンからなる接合層４
を形成する（図５（ｂ）参照）。次に、この接合層４の
表面をメカノケミカル研磨して、平坦化したのち（図５
（ｃ）参照）、この研磨面４ａに別のシリコン基板５
（以下、支持体基板５、あるいは支持体基板Ｂともい
う）を張り合わせ（図６（ｆ）参照）、最後に、活性層
基板１の表面を、酸化膜３が露出するまで研削および研
磨する（図７（ｇ）参照）。
の手法として、いわゆる張り合わせ法が知られている。
従来の張り合わせ法は、まず、シリコン基板１（以下、
活性層基板１あるいは活性層基板Ａともいう）の一面に
ＳｉＯ2 からなる酸化膜３を形成し（図５（ａ）参
照）、この酸化膜３上にポリシリコンからなる接合層４
を形成する（図５（ｂ）参照）。次に、この接合層４の
表面をメカノケミカル研磨して、平坦化したのち（図５
（ｃ）参照）、この研磨面４ａに別のシリコン基板５
（以下、支持体基板５、あるいは支持体基板Ｂともい
う）を張り合わせ（図６（ｆ）参照）、最後に、活性層
基板１の表面を、酸化膜３が露出するまで研削および研
磨する（図７（ｇ）参照）。
【０００５】ところが、このような張り合わせ法による
ＳＯＩ基板の製造方法においては、フォトリソグラフィ
ー技術やエッチング技術によって予めパターニング２
（図５（ａ）参照）を施した活性層基板Ａを用い、この
上に酸化膜３を形成すると、接合層４を構成するポリシ
リコンの表面が、グレインサイズの関係で、研削および
研磨によっても平滑にならないという問題があった。
ＳＯＩ基板の製造方法においては、フォトリソグラフィ
ー技術やエッチング技術によって予めパターニング２
（図５（ａ）参照）を施した活性層基板Ａを用い、この
上に酸化膜３を形成すると、接合層４を構成するポリシ
リコンの表面が、グレインサイズの関係で、研削および
研磨によっても平滑にならないという問題があった。
【０００６】すなわち、本発明者が探求したところによ
れば、接合層４を構成するポリシリコン層は、一般に導
電性、不純物の拡散速度、膜の安定性、酸化速度等の特
性を高めるために高温の反応温度で成長させるが、ポリ
シリコンのグレインサイズは反応温度が高いほど大きく
なるため、得られる接合層４の粒径は比較的大きくな
り、しかも、結晶成長は表面に垂直な方向に生じること
から、酸化膜３の凹凸部分では異なる方向にポリシリコ
ンの結晶が成長し、これらが衝突する界面が形成されて
しまう。これに加えて、メカノケミカル研磨などの化学
的研磨を行うと、その研磨速度は結晶の粒径、面方位、
成長方向などの影響を受け易いため、ポリシリコンの表
面をメカノケミカル研磨すると全体的には選択的な研磨
が行われたような状況となる。そのため、接合面４ａは
目的とする平坦性を得ることができず、支持体基板Ｂを
張り合わせても、予定する接合強度が得られないという
問題があった。
れば、接合層４を構成するポリシリコン層は、一般に導
電性、不純物の拡散速度、膜の安定性、酸化速度等の特
性を高めるために高温の反応温度で成長させるが、ポリ
シリコンのグレインサイズは反応温度が高いほど大きく
なるため、得られる接合層４の粒径は比較的大きくな
り、しかも、結晶成長は表面に垂直な方向に生じること
から、酸化膜３の凹凸部分では異なる方向にポリシリコ
ンの結晶が成長し、これらが衝突する界面が形成されて
しまう。これに加えて、メカノケミカル研磨などの化学
的研磨を行うと、その研磨速度は結晶の粒径、面方位、
成長方向などの影響を受け易いため、ポリシリコンの表
面をメカノケミカル研磨すると全体的には選択的な研磨
が行われたような状況となる。そのため、接合面４ａは
目的とする平坦性を得ることができず、支持体基板Ｂを
張り合わせても、予定する接合強度が得られないという
問題があった。
【０００７】そこで、酸化膜３を形成した上に高温反応
により成長させたポリシリコンからなる第１の接合層４
を形成し、この第１の接合層４を研削・研磨して表面を
ある程度平滑にしたのち（図５（ｃ）参照）、さらにこ
の第１の接合層４の表面に、低温反応により成長させた
ポリシリコン層（第２の接合層）６を形成して（図６
（ｄ）参照）、これを研磨し、所定の平滑性を得るよう
にしている（図６（ｅ）参照）。
により成長させたポリシリコンからなる第１の接合層４
を形成し、この第１の接合層４を研削・研磨して表面を
ある程度平滑にしたのち（図５（ｃ）参照）、さらにこ
の第１の接合層４の表面に、低温反応により成長させた
ポリシリコン層（第２の接合層）６を形成して（図６
（ｄ）参照）、これを研磨し、所定の平滑性を得るよう
にしている（図６（ｅ）参照）。
【０００８】かかる手法によれば、接合面６ａとなる第
２の接合層６は、グレインサイズが小さいポリシリコン
から形成されているため、メカノケミカル研磨を施して
も、選択的な研磨は相対的に（見かけ上）減少し、その
結果、支持体基板Ｂを張り合わせた場合の接合強度が高
まり、剥がれを防止することができる。なお、このよう
な張り合わせ法は、誘電体分離基板を製造する場合にも
広く採用されている。
２の接合層６は、グレインサイズが小さいポリシリコン
から形成されているため、メカノケミカル研磨を施して
も、選択的な研磨は相対的に（見かけ上）減少し、その
結果、支持体基板Ｂを張り合わせた場合の接合強度が高
まり、剥がれを防止することができる。なお、このよう
な張り合わせ法は、誘電体分離基板を製造する場合にも
広く採用されている。
【０００９】
【発明が解決しようとする課題】しかしながら、接合層
表面の平滑性を高めるために、接合層を多層構造（上述
した例では、第１の接合層４と第２の接合層６）にする
と、製造工程が増加し、製造コストや品質管理の点で問
題があった。
表面の平滑性を高めるために、接合層を多層構造（上述
した例では、第１の接合層４と第２の接合層６）にする
と、製造工程が増加し、製造コストや品質管理の点で問
題があった。
【００１０】本発明は、このような従来技術の問題点に
鑑みてなされたものであり、ＳＯＩ構造基板の接合面を
平坦化するにあたり、その接合層の形成工程および研削
・研磨工程を簡略化することにより、製造コストの低減
を図るとともに品質管理を容易にすることを目的とす
る。
鑑みてなされたものであり、ＳＯＩ構造基板の接合面を
平坦化するにあたり、その接合層の形成工程および研削
・研磨工程を簡略化することにより、製造コストの低減
を図るとともに品質管理を容易にすることを目的とす
る。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体基板の製造方法は、一方の半導体基
板の少なくとも片面に接合層を形成し、この接合層の接
合面に他方の半導体基板を張り合わせてＳＯＩ構造の半
導体基板を作製する半導体基板の製造方法であって、上
記接合層を延性モード研削により研削して鏡面状態の接
合面を形成する、ことを特徴としている。
に、本発明の半導体基板の製造方法は、一方の半導体基
板の少なくとも片面に接合層を形成し、この接合層の接
合面に他方の半導体基板を張り合わせてＳＯＩ構造の半
導体基板を作製する半導体基板の製造方法であって、上
記接合層を延性モード研削により研削して鏡面状態の接
合面を形成する、ことを特徴としている。
【００１２】
【作用】硬脆材料であるシリコンを研削すると、一般的
には、クラックをともなう脆性破壊加工となり、研削面
は破砕面となる。しかしながら、このような硬脆材料で
あっても、０．１μｍオーダーの微小切込みなど、加工
単位を十分微少な範囲に限定すると、脆性破壊ではなく
塑性域での鏡面研削が可能となる。
には、クラックをともなう脆性破壊加工となり、研削面
は破砕面となる。しかしながら、このような硬脆材料で
あっても、０．１μｍオーダーの微小切込みなど、加工
単位を十分微少な範囲に限定すると、脆性破壊ではなく
塑性域での鏡面研削が可能となる。
【００１３】かかる硬脆材料の塑性域における研削は、
特に延性モード研削あるいは塑性流動型研削と呼ばれ、
この延性モード研削を実現するために最も重要なパラメ
ータは、脆性破壊と塑性変形破断との遷移点を表わす臨
界加工単位ｄｃ（延性・脆性圧力遷移点Ｐｃともいう）
である。
特に延性モード研削あるいは塑性流動型研削と呼ばれ、
この延性モード研削を実現するために最も重要なパラメ
ータは、脆性破壊と塑性変形破断との遷移点を表わす臨
界加工単位ｄｃ（延性・脆性圧力遷移点Ｐｃともいう）
である。
【００１４】そして、この臨界加工単位は、材料固有の
値であって、臨界加工単位以下の押し込み荷重で制御し
ながら研削を行うと、脆性破壊を生じ易い硬脆材料であ
っても塑性的挙動を示すことになる。
値であって、臨界加工単位以下の押し込み荷重で制御し
ながら研削を行うと、脆性破壊を生じ易い硬脆材料であ
っても塑性的挙動を示すことになる。
【００１５】したがって、本発明では、研削・研磨しよ
うとする一方の半導体基板に形成した接合層を、少なく
とも研削・研磨の最終工程で、既述した延性モード研削
を行い、その結果得られる接合面を鏡面状態の接合面と
している。
うとする一方の半導体基板に形成した接合層を、少なく
とも研削・研磨の最終工程で、既述した延性モード研削
を行い、その結果得られる接合面を鏡面状態の接合面と
している。
【００１６】これにより、従来、接合面を平坦化するた
めに形成していた接合層を多層構造とする必要がなくな
る。例えば、一方の半導体基板に、高温反応によってポ
リシリコンを成長させて接合層を形成し、この接合層を
延性モード研削すれば、それだけで鏡面状態の接合面を
得ることができ、この接合面に他方の半導体基板を張り
合わせてＳＯＩ構造の半導体基板を作製することができ
る。したがって、張り合わせのための接合層の形成工程
と、研削・研磨工程を簡略化することが可能となり、製
造コストの低減と品質管理の容易化を実現することがで
きる。
めに形成していた接合層を多層構造とする必要がなくな
る。例えば、一方の半導体基板に、高温反応によってポ
リシリコンを成長させて接合層を形成し、この接合層を
延性モード研削すれば、それだけで鏡面状態の接合面を
得ることができ、この接合面に他方の半導体基板を張り
合わせてＳＯＩ構造の半導体基板を作製することができ
る。したがって、張り合わせのための接合層の形成工程
と、研削・研磨工程を簡略化することが可能となり、製
造コストの低減と品質管理の容易化を実現することがで
きる。
【００１７】
【実施例】本発明の半導体基板の製造方法について、好
ましい一実施例を挙げ、図面に基づいて具体的に説明す
る。ただし、以下に説明する実施例は、本発明の理解を
容易にするために記載されたものであって、本発明を限
定するために記載されたものではない。したがって、以
下の実施例に開示された各要素は、本発明の技術的範囲
に属する全ての設計変更や均等物をも含む趣旨である。
ましい一実施例を挙げ、図面に基づいて具体的に説明す
る。ただし、以下に説明する実施例は、本発明の理解を
容易にするために記載されたものであって、本発明を限
定するために記載されたものではない。したがって、以
下の実施例に開示された各要素は、本発明の技術的範囲
に属する全ての設計変更や均等物をも含む趣旨である。
【００１８】図１〜図２は、本発明の一実施例に係る半
導体基板の製造方法を説明する断面図であり、図１
（ａ）は酸化膜形成工程、図１（ｂ）は接合層形成工
程、図１（ｃ）は研削工程、図２（ｄ）は延性モード研
削工程、図２（ｅ）は張り合わせ工程、図２（ｆ）は活
性層基板の研磨工程をそれぞれ説明する断面図である。
導体基板の製造方法を説明する断面図であり、図１
（ａ）は酸化膜形成工程、図１（ｂ）は接合層形成工
程、図１（ｃ）は研削工程、図２（ｄ）は延性モード研
削工程、図２（ｅ）は張り合わせ工程、図２（ｆ）は活
性層基板の研磨工程をそれぞれ説明する断面図である。
【００１９】まず、図１（ａ）に示すように、単結晶シ
リコンからなる半導体基板１（以下、活性層基板Ａ、あ
るいは活性層基板１ともいう）の片面に、フォトリソグ
ラフィ技術やエッチング技術を用いて、例えば深さが
０．１μｍの溝２を１０μｍの間隔で形成する。この表
面を熱酸化して、厚さ０．０１μｍのＳｉＯ2 膜を形成
し、さらに、この熱酸化によるＳｉＯ2 膜上に、ＣＶＤ
法によって厚さ０．９μｍのＳｉＯ2 膜を形成する。こ
れら１．０μｍのＳｉＯ2 膜が、活性層基板の表面層３
（以下、酸化膜３ともいう）を構成するが、酸化膜３は
パターニングされた活性層基板Ａの表面形状にしたがっ
て図示するように凹凸をもった膜として形成される。
リコンからなる半導体基板１（以下、活性層基板Ａ、あ
るいは活性層基板１ともいう）の片面に、フォトリソグ
ラフィ技術やエッチング技術を用いて、例えば深さが
０．１μｍの溝２を１０μｍの間隔で形成する。この表
面を熱酸化して、厚さ０．０１μｍのＳｉＯ2 膜を形成
し、さらに、この熱酸化によるＳｉＯ2 膜上に、ＣＶＤ
法によって厚さ０．９μｍのＳｉＯ2 膜を形成する。こ
れら１．０μｍのＳｉＯ2 膜が、活性層基板の表面層３
（以下、酸化膜３ともいう）を構成するが、酸化膜３は
パターニングされた活性層基板Ａの表面形状にしたがっ
て図示するように凹凸をもった膜として形成される。
【００２０】図１（ａ）に示す構造に、さらにこの酸化
膜３の表面に接合層としてのポリシリコン膜４を形成す
る（図１（ｂ）参照）。このポリシリコン膜４は、例え
ば、ＣＶＤ法により、反応温度を８００℃〜１２００℃
として、厚さ５μｍだけ成長させる。高温で反応させて
ポリシリコン膜４を形成するのは、該ポリシリコン膜の
導電性、不純物の拡散速度、膜の安定性、酸化速度等の
特性を高めるためであるが、このポリシリコン層４も、
酸化膜３と同様に、酸化膜３の凹凸形状にしたがって僅
かに凹凸をもった膜として形成される。
膜３の表面に接合層としてのポリシリコン膜４を形成す
る（図１（ｂ）参照）。このポリシリコン膜４は、例え
ば、ＣＶＤ法により、反応温度を８００℃〜１２００℃
として、厚さ５μｍだけ成長させる。高温で反応させて
ポリシリコン膜４を形成するのは、該ポリシリコン膜の
導電性、不純物の拡散速度、膜の安定性、酸化速度等の
特性を高めるためであるが、このポリシリコン層４も、
酸化膜３と同様に、酸化膜３の凹凸形状にしたがって僅
かに凹凸をもった膜として形成される。
【００２１】次に、図１（ｃ）に示すように、ポリシリ
コン膜４の表面を研削して、該表面の凹凸を除去する。
この研削は、いわゆるプロダクト・モード研削（ＰＭ
Ｇ）である。
コン膜４の表面を研削して、該表面の凹凸を除去する。
この研削は、いわゆるプロダクト・モード研削（ＰＭ
Ｇ）である。
【００２２】図１（ｃ）に示すようにして、ポリシリコ
ン膜４の表面にプロダクト・モード研削を施してある程
度平坦化すると、研削ダメージが数μｍ発生する。この
研削ダメージを除去して、張り合わせの接合面を構成す
るポリシリコン膜４の表面４ａを鏡面状態にするため
に、図２（ｄ）に示すように、さらに延性モード研削
（ダクタイル・モード研削、ＤＭＧ）を施す。
ン膜４の表面にプロダクト・モード研削を施してある程
度平坦化すると、研削ダメージが数μｍ発生する。この
研削ダメージを除去して、張り合わせの接合面を構成す
るポリシリコン膜４の表面４ａを鏡面状態にするため
に、図２（ｄ）に示すように、さらに延性モード研削
（ダクタイル・モード研削、ＤＭＧ）を施す。
【００２３】本研削工程では、プロダクト・モード研削
により発生した研削ダメージを除去するだけでよいの
で、その研削量は、数μｍである。
により発生した研削ダメージを除去するだけでよいの
で、その研削量は、数μｍである。
【００２４】硬脆材料であるポリシリコンを研削する
と、一般的には、クラックをともなう脆性破壊加工とな
り、研削面は破砕面となって鏡面状態の接合面を得るこ
とはできない。しかしながら、このような硬脆材料であ
っても、０．１μｍオーダーの微小切込みなど、加工単
位（具体的には加工圧力に起因する）を十分微少な範囲
に限定すると、脆性破壊ではなく塑性域での鏡面研削が
可能となる。
と、一般的には、クラックをともなう脆性破壊加工とな
り、研削面は破砕面となって鏡面状態の接合面を得るこ
とはできない。しかしながら、このような硬脆材料であ
っても、０．１μｍオーダーの微小切込みなど、加工単
位（具体的には加工圧力に起因する）を十分微少な範囲
に限定すると、脆性破壊ではなく塑性域での鏡面研削が
可能となる。
【００２５】この延性モード研削を実現するために最も
重要なパラメータは、脆性破壊と塑性変形破断との遷移
点を表わす臨界加工単位ｄｃ（延性・脆性圧力遷移点Ｐ
ｃともいう）であり、かつ、この臨界加工単位は、材料
固有の値である。したがって、まず延性モード研削を施
そうとするポリシリコン膜４の臨界加工単位を求めてお
き、この臨界加工単位以下の押し込み荷重で研削装置を
制御しながら研削を行う。これにより、脆性破壊を生じ
易いポリシリコンであっても塑性的挙動を示すことにな
る。
重要なパラメータは、脆性破壊と塑性変形破断との遷移
点を表わす臨界加工単位ｄｃ（延性・脆性圧力遷移点Ｐ
ｃともいう）であり、かつ、この臨界加工単位は、材料
固有の値である。したがって、まず延性モード研削を施
そうとするポリシリコン膜４の臨界加工単位を求めてお
き、この臨界加工単位以下の押し込み荷重で研削装置を
制御しながら研削を行う。これにより、脆性破壊を生じ
易いポリシリコンであっても塑性的挙動を示すことにな
る。
【００２６】このような延性モード研削を施すと、研削
面（接合面）４ｂの研削ダメージは、僅か、０．０５μ
ｍ〜０．２μｍ（＝５００〜２０００オングストロー
ム）となる。以上の工程によって、ＳＯＩ構造ウェーハ
を構成する一方の半導体基板である活性層基板Ａを得
る。
面（接合面）４ｂの研削ダメージは、僅か、０．０５μ
ｍ〜０．２μｍ（＝５００〜２０００オングストロー
ム）となる。以上の工程によって、ＳＯＩ構造ウェーハ
を構成する一方の半導体基板である活性層基板Ａを得
る。
【００２７】図２（ｄ）に示す状態で鏡面状態の接合面
４ｂを得ると、次に、この接合面４ｂに支持基板Ｂとな
る他の半導体基板５（以下、支持基板５ともいう）を密
着させ、水素結合により熱接合させて両者を張り合わせ
る（図２（ｅ）参照）。張り合わせ強度は、例えば２０
０ｋｇ／ｃｍ2 以上、張り合わせ温度は１１００℃と
し、また、熱膨張差によるＳＯＩウェーハのソリを防止
するために、支持基板５として活性層基板１と同一のシ
リコン基板を用いることが好ましい。
４ｂを得ると、次に、この接合面４ｂに支持基板Ｂとな
る他の半導体基板５（以下、支持基板５ともいう）を密
着させ、水素結合により熱接合させて両者を張り合わせ
る（図２（ｅ）参照）。張り合わせ強度は、例えば２０
０ｋｇ／ｃｍ2 以上、張り合わせ温度は１１００℃と
し、また、熱膨張差によるＳＯＩウェーハのソリを防止
するために、支持基板５として活性層基板１と同一のシ
リコン基板を用いることが好ましい。
【００２８】図２（ｅ）に示すように活性層基板Ａと支
持基板Ｂとを張り合わせたのちに、側周部分の面取りな
どを施すとともに、活性層基板１の厚さが約２μｍとな
るように予め研削を施しておく。
持基板Ｂとを張り合わせたのちに、側周部分の面取りな
どを施すとともに、活性層基板１の厚さが約２μｍとな
るように予め研削を施しておく。
【００２９】最後に、図２（ｆ）に示すように、活性層
基板１の選択研磨を行う。この選択研磨は、例えば、表
面粗さが０．０１μｍの高純度酸化アルミ製定盤を回転
させ、この定盤の表面に粒度が０．０２μｍの高純度シ
リカの微粒子を５．０ｗｔ％分散させたｐＨ１０．５の
アルカリ溶液（研磨液）を滴下しつつ、この定盤表面に
活性層基板１を１００ｇ／ｃｍ2 の圧力で圧着摩擦させ
ることにより行われる。
基板１の選択研磨を行う。この選択研磨は、例えば、表
面粗さが０．０１μｍの高純度酸化アルミ製定盤を回転
させ、この定盤の表面に粒度が０．０２μｍの高純度シ
リカの微粒子を５．０ｗｔ％分散させたｐＨ１０．５の
アルカリ溶液（研磨液）を滴下しつつ、この定盤表面に
活性層基板１を１００ｇ／ｃｍ2 の圧力で圧着摩擦させ
ることにより行われる。
【００３０】選択研磨を行うと、活性層基板１が徐々に
研磨されてゆくが、定盤がＳｉＯ2からなる酸化膜３ま
で達すると、該酸化膜３は活性層基板１に比べてメカノ
ケミカル研磨され難いので、研磨速度が急速に低下す
る。この研磨速度を検出することにより、図２（ｆ）に
示すような酸化膜３が活性層基板１の表面から露出した
状態、すなわち、活性層６が酸化膜３で分離された状態
の薄膜ＳＯＩ構造ウェーハを得ることができる。
研磨されてゆくが、定盤がＳｉＯ2からなる酸化膜３ま
で達すると、該酸化膜３は活性層基板１に比べてメカノ
ケミカル研磨され難いので、研磨速度が急速に低下す
る。この研磨速度を検出することにより、図２（ｆ）に
示すような酸化膜３が活性層基板１の表面から露出した
状態、すなわち、活性層６が酸化膜３で分離された状態
の薄膜ＳＯＩ構造ウェーハを得ることができる。
【００３１】本発明の半導体基板の製造方法は、上述し
た薄膜ＳＯＩ構造以外にも、例えば、張り合わせ誘電体
分離基板の製造にも適用することができる。
た薄膜ＳＯＩ構造以外にも、例えば、張り合わせ誘電体
分離基板の製造にも適用することができる。
【００３２】図３〜図４は、本発明の他の実施例に係る
半導体基板の製造方法を説明する断面図であり、図３
（ａ）は酸化膜形成工程、図３（ｂ）は接合層形成工
程、図３（ｃ）は研削工程、図４（ｄ）は延性モード研
削工程、図４（ｅ）は張り合わせ工程、図４（ｆ）は活
性層基板の研磨工程をそれぞれ説明する断面図である。
半導体基板の製造方法を説明する断面図であり、図３
（ａ）は酸化膜形成工程、図３（ｂ）は接合層形成工
程、図３（ｃ）は研削工程、図４（ｄ）は延性モード研
削工程、図４（ｅ）は張り合わせ工程、図４（ｆ）は活
性層基板の研磨工程をそれぞれ説明する断面図である。
【００３３】素子間の絶縁耐圧が数十Ｖ〜数百Ｖといっ
た高耐圧のＬＳＩでは、それぞれの素子を酸化膜のよう
な誘電体膜で完全に分離する必要があり、このような技
術分野ではいわゆる誘電体分離基板が広く用いられてい
る。本実施例では、かかる誘電体分離基板の製造方法に
本発明を適用した具体例を示している。
た高耐圧のＬＳＩでは、それぞれの素子を酸化膜のよう
な誘電体膜で完全に分離する必要があり、このような技
術分野ではいわゆる誘電体分離基板が広く用いられてい
る。本実施例では、かかる誘電体分離基板の製造方法に
本発明を適用した具体例を示している。
【００３４】まず、単結晶シリコンからなる半導体基板
１（以下、活性層基板Ａ、あるいは活性層基板１ともい
う）の片面を酸化して、全面にＳｉＯ2 膜を形成したの
ち、このＳｉＯ2 膜の予定の箇所を開口し、ＳｉＯ2 膜
をマスクとして例えば異方性エッチングなどによって、
例えば深さが約６０μｍの分離溝７を形成する。つい
で、マスクとして利用したＳｉＯ2 膜を除去したのち、
再び、半導体基板１の表面を酸化して、その全面に厚さ
１．２μｍの絶縁用酸化膜３を形成する（図３（ａ）参
照）。この酸化膜３は分離溝７が形成された活性層基板
Ａの表面形状にしたがって図示するように凹凸をもった
膜として形成される。
１（以下、活性層基板Ａ、あるいは活性層基板１ともい
う）の片面を酸化して、全面にＳｉＯ2 膜を形成したの
ち、このＳｉＯ2 膜の予定の箇所を開口し、ＳｉＯ2 膜
をマスクとして例えば異方性エッチングなどによって、
例えば深さが約６０μｍの分離溝７を形成する。つい
で、マスクとして利用したＳｉＯ2 膜を除去したのち、
再び、半導体基板１の表面を酸化して、その全面に厚さ
１．２μｍの絶縁用酸化膜３を形成する（図３（ａ）参
照）。この酸化膜３は分離溝７が形成された活性層基板
Ａの表面形状にしたがって図示するように凹凸をもった
膜として形成される。
【００３５】図３（ａ）に示す構造に、さらにこの酸化
膜３の表面に接合層としてのポリシリコン膜４を形成す
る（図３（ｂ）参照）。このポリシリコン膜４は、例え
ば、ＣＶＤ法により、反応温度を８００℃〜１２００℃
として、少なくとも分離溝７が完全に埋まるまで（例え
ば、厚さ１００μｍ）成長させる。このポリシリコン層
４も、酸化膜３と同様に、酸化膜３の凹凸形状にしたが
って僅かに凹凸をもった膜として形成される。
膜３の表面に接合層としてのポリシリコン膜４を形成す
る（図３（ｂ）参照）。このポリシリコン膜４は、例え
ば、ＣＶＤ法により、反応温度を８００℃〜１２００℃
として、少なくとも分離溝７が完全に埋まるまで（例え
ば、厚さ１００μｍ）成長させる。このポリシリコン層
４も、酸化膜３と同様に、酸化膜３の凹凸形状にしたが
って僅かに凹凸をもった膜として形成される。
【００３６】次に、図３（ｃ）に示すように、ポリシリ
コン膜４の表面を研削して、該表面の凹凸を除去する。
この研削は、いわゆるプロダクト・モード研削（ＰＭ
Ｇ）である。
コン膜４の表面を研削して、該表面の凹凸を除去する。
この研削は、いわゆるプロダクト・モード研削（ＰＭ
Ｇ）である。
【００３７】図３（ｃ）に示すようにして、ポリシリコ
ン膜４の表面にプロダクト・モード研削を施してある程
度平坦化すると、研削ダメージが数μｍ発生する。この
研削ダメージを除去して、張り合わせの接合面を構成す
るポリシリコン膜４の表面４ａを鏡面状態にするため
に、図４（ｄ）に示すように、さらに延性モード研削
（ダクタイル・モード研削、ＤＭＧ）を施す。
ン膜４の表面にプロダクト・モード研削を施してある程
度平坦化すると、研削ダメージが数μｍ発生する。この
研削ダメージを除去して、張り合わせの接合面を構成す
るポリシリコン膜４の表面４ａを鏡面状態にするため
に、図４（ｄ）に示すように、さらに延性モード研削
（ダクタイル・モード研削、ＤＭＧ）を施す。
【００３８】本研削工程では、プロダクト・モード研削
により発生した研削ダメージを除去するだけでよいの
で、その研削量は、少なくとも数μｍである。以上の工
程によって、誘電体分離ウェーハを構成する一方の活性
層基板Ａを得る。なお、図４（ｄ）に示すように、本実
施例ではポリシリコン膜４を酸化膜３の表面から僅かに
残すようにプロダクト・モード研削とダクタイル・モー
ド研削を行うが、目的とする誘電体分離ウェーハによっ
ては、ポリシリコン膜４を酸化膜３の表面が露出するま
で研削するようにしてもよい。
により発生した研削ダメージを除去するだけでよいの
で、その研削量は、少なくとも数μｍである。以上の工
程によって、誘電体分離ウェーハを構成する一方の活性
層基板Ａを得る。なお、図４（ｄ）に示すように、本実
施例ではポリシリコン膜４を酸化膜３の表面から僅かに
残すようにプロダクト・モード研削とダクタイル・モー
ド研削を行うが、目的とする誘電体分離ウェーハによっ
ては、ポリシリコン膜４を酸化膜３の表面が露出するま
で研削するようにしてもよい。
【００３９】図４（ｄ）に示す状態で鏡面状態の接合面
４ｂを得ると、次に、この接合面４ｂに支持基板Ｂとな
る他の半導体基板５（以下、支持基板５ともいう）を密
着させ、水素結合により熱接合させて両者を張り合わせ
る（図４（ｅ）参照）。張り合わせ強度は、例えば２０
０ｋｇ／ｃｍ2 以上、張り合わせ温度は１１００℃と
し、また、熱膨張差によるＳＯＩウェーハのソリを防止
するために、支持基板５として活性層基板１と同一のシ
リコン基板を用いることが好ましい。
４ｂを得ると、次に、この接合面４ｂに支持基板Ｂとな
る他の半導体基板５（以下、支持基板５ともいう）を密
着させ、水素結合により熱接合させて両者を張り合わせ
る（図４（ｅ）参照）。張り合わせ強度は、例えば２０
０ｋｇ／ｃｍ2 以上、張り合わせ温度は１１００℃と
し、また、熱膨張差によるＳＯＩウェーハのソリを防止
するために、支持基板５として活性層基板１と同一のシ
リコン基板を用いることが好ましい。
【００４０】図４（ｅ）に示すように活性層基板Ａと支
持基板Ｂとを張り合わせたのちに、側周部分の面取りな
どを施すとともに、活性層基板１の厚さが約２μｍとな
るように予め研削を施しておく。
持基板Ｂとを張り合わせたのちに、側周部分の面取りな
どを施すとともに、活性層基板１の厚さが約２μｍとな
るように予め研削を施しておく。
【００４１】最後に、図４（ｆ）に示すように、活性層
基板１の選択研磨を行う。この選択研磨は、例えば、表
面粗さが０．０１μｍの高純度酸化アルミ製定盤を回転
させ、この定盤の表面に粒度が０．０２μｍの高純度シ
リカの微粒子を５．０ｗｔ％分散させたｐＨ１０．５の
アルカリ溶液（研磨液）を滴下しつつ、この定盤表面に
活性層基板１を１００ｇ／ｃｍ2 の圧力で圧着摩擦させ
ることにより行われる。
基板１の選択研磨を行う。この選択研磨は、例えば、表
面粗さが０．０１μｍの高純度酸化アルミ製定盤を回転
させ、この定盤の表面に粒度が０．０２μｍの高純度シ
リカの微粒子を５．０ｗｔ％分散させたｐＨ１０．５の
アルカリ溶液（研磨液）を滴下しつつ、この定盤表面に
活性層基板１を１００ｇ／ｃｍ2 の圧力で圧着摩擦させ
ることにより行われる。
【００４２】選択研磨を行うと、活性層基板１が徐々に
研磨されてゆくが、定盤がＳｉＯ2からなる酸化膜３ま
で達すると、該酸化膜３は活性層基板１に比べてメカノ
ケミカル研磨され難いので、研磨速度が急速に低下す
る。この研磨速度を検出することにより、図４（ｆ）に
示すような酸化膜３が活性層基板１の表面から露出した
状態、すなわち、活性層６が誘電体である酸化膜３で完
全に分離された状態の誘電体分離ウェーハを得ることが
できる。
研磨されてゆくが、定盤がＳｉＯ2からなる酸化膜３ま
で達すると、該酸化膜３は活性層基板１に比べてメカノ
ケミカル研磨され難いので、研磨速度が急速に低下す
る。この研磨速度を検出することにより、図４（ｆ）に
示すような酸化膜３が活性層基板１の表面から露出した
状態、すなわち、活性層６が誘電体である酸化膜３で完
全に分離された状態の誘電体分離ウェーハを得ることが
できる。
【００４３】なお、上述した各実施例は、本発明を説明
するための具体例であって、説明中に示された製造条件
等の諸条件は、本発明の技術的範囲を減縮させるもので
はない。
するための具体例であって、説明中に示された製造条件
等の諸条件は、本発明の技術的範囲を減縮させるもので
はない。
【００４４】
【発明の効果】以上述べたように本発明によれば、活性
層基板と支持基板とを張り合わせるための接合層を延性
モード研削により研磨して鏡面接合面を形成するように
構成しているので、従来、接合面を平坦化するために形
成していた接合層を多層構造とする必要がなく、これに
よって、張り合わせのための接合層の形成工程と、この
接合層の研削・研磨工程を簡略化することが可能とな
る。その結果、半導体基板の製造コストを低減すること
ができるとともに、工程の簡略化にともなって品質管理
も容易になる。
層基板と支持基板とを張り合わせるための接合層を延性
モード研削により研磨して鏡面接合面を形成するように
構成しているので、従来、接合面を平坦化するために形
成していた接合層を多層構造とする必要がなく、これに
よって、張り合わせのための接合層の形成工程と、この
接合層の研削・研磨工程を簡略化することが可能とな
る。その結果、半導体基板の製造コストを低減すること
ができるとともに、工程の簡略化にともなって品質管理
も容易になる。
【図１】（ａ）〜（ｃ）は本発明の一実施例に係る半導
体基板の製造方法を説明する断面図である。
体基板の製造方法を説明する断面図である。
【図２】（ｄ）〜（ｆ）は図１に示す製造方法の続きを
示す断面図である。
示す断面図である。
【図３】（ａ）〜（ｃ）は本発明の他の実施例に係る半
導体基板の製造方法を説明する断面図である。
導体基板の製造方法を説明する断面図である。
【図４】（ｄ）〜（ｆ）は図３に示す製造方法の続きを
示す断面図である。
示す断面図である。
【図５】（ａ）〜（ｃ）は従来の半導体基板の製造方法
を説明する断面図である。
を説明する断面図である。
【図６】（ｄ）〜（ｆ）は図５に示す製造方法の続きを
示す断面図である。
示す断面図である。
【図７】（ｇ）は図６に示す製造方法の続きを示す断面
図である。
図である。
Ａ…活性層基板 Ｂ…支持基板 １…活性層基板側のシリコン基板 ３…表面層（酸化膜） ４…接合層 ５…支持基板側のシリコン基板 ６…活性層 ７…分離溝
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/12 H01L 21/304 H01L 21/762
Claims (1)
- 【請求項１】一方の半導体基板の少なくとも片面に接合
層を形成し、前記接合層の接合面に他方の半導体基板を
張り合わせてＳＯＩ構造の半導体基板を作製する半導体
基板の製造方法であって、 前記接合層を延性モード研削により研削して鏡面状態の
接合面を形成することを特徴とする半導体基板の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4273749A JP2866262B2 (ja) | 1992-09-17 | 1992-09-17 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4273749A JP2866262B2 (ja) | 1992-09-17 | 1992-09-17 | 半導体基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06104412A JPH06104412A (ja) | 1994-04-15 |
| JP2866262B2 true JP2866262B2 (ja) | 1999-03-08 |
Family
ID=17532045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4273749A Expired - Fee Related JP2866262B2 (ja) | 1992-09-17 | 1992-09-17 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2866262B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7611928B2 (en) | 2002-04-16 | 2009-11-03 | Infineon Technologies Ag | Method for producing a substrate |
-
1992
- 1992-09-17 JP JP4273749A patent/JP2866262B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06104412A (ja) | 1994-04-15 |
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