JPS5852870A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS5852870A JPS5852870A JP56150607A JP15060781A JPS5852870A JP S5852870 A JPS5852870 A JP S5852870A JP 56150607 A JP56150607 A JP 56150607A JP 15060781 A JP15060781 A JP 15060781A JP S5852870 A JPS5852870 A JP S5852870A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路装置およびその製造方法に関す
る。特に本発明の具体的な半導体集積回路装置は一つの
半導体基体内にリニア回路とエエＬ（工ｎｔ＠ｇｒａｔ
ｅａ 工ｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ ）回路とか構
成されているものである。
る。特に本発明の具体的な半導体集積回路装置は一つの
半導体基体内にリニア回路とエエＬ（工ｎｔ＠ｇｒａｔ
ｅａ 工ｎｊｅｃｔｉｏｎ Ｌｏｇｉｃ ）回路とか構
成されているものである。
本発明者は上記回路構成１に７Ｎする電源制御用半導体
集積回路＠Ｉｔ（以下、半導体集槓回路装ｍ１ｔｔ工０
と称す。 ）を考えた。この電源匍制御用工０は、例え
ば機械工作ロボットに使用場れるものでろって、そのエ
ロチップ平面パターンｈｅ略＠１図に示す通シである。
集積回路＠Ｉｔ（以下、半導体集槓回路装ｍ１ｔｔ工０
と称す。 ）を考えた。この電源匍制御用工０は、例え
ば機械工作ロボットに使用場れるものでろって、そのエ
ロチップ平面パターンｈｅ略＠１図に示す通シである。
すなわち、第１図に示すように、このｔ＃制御用工０は
半導体基体１内に形成場れたＩＩＬ回Ｗ６を構成するＩ
工り素子部（エエＬＦｉＬシ化ＭＴＢ ＰＯｆｔＴＩＯ
Ｎ ） ２と、そのエエＬ素子部２に＊り囲むように半
導体基体１内に形成場れたリニア回１Ｉｉ３′ｋ１１１
１成するリニア素子部（ＬＩＭＢムＲＫＬＩＭＥＮＴ８
ＰＯＲＴＸＯＨ）３とからｇつてい４゜そして、脣
にエエＬ素子部２はＷ３運動作する鍋連工ＩＬ嵩子部２
ａと低速動作する低連エエＬ累子＠２’ｂＶＣよって構
Ｉｌｉ、チれている。ざらに、これらＬｍ６速ＩＩＬ素
子部２ ａ ＋低連ＩＩＬ素子部２ｂは第２図に示すよ
うな具体的な論理回路を構成しているものである。すな
わち、第２図に示した論理回路はインパータエＮＹと、
継続接続され７ｊｎ個の７リツプ・フロップ回路’１１
／１１−１ 、 Ｆ／Ｐ−２。
半導体基体１内に形成場れたＩＩＬ回Ｗ６を構成するＩ
工り素子部（エエＬＦｉＬシ化ＭＴＢ ＰＯｆｔＴＩＯ
Ｎ ） ２と、そのエエＬ素子部２に＊り囲むように半
導体基体１内に形成場れたリニア回１Ｉｉ３′ｋ１１１
１成するリニア素子部（ＬＩＭＢムＲＫＬＩＭＥＮＴ８
ＰＯＲＴＸＯＨ）３とからｇつてい４゜そして、脣
にエエＬ素子部２はＷ３運動作する鍋連工ＩＬ嵩子部２
ａと低速動作する低連エエＬ累子＠２’ｂＶＣよって構
Ｉｌｉ、チれている。ざらに、これらＬｍ６速ＩＩＬ素
子部２ ａ ＋低連ＩＩＬ素子部２ｂは第２図に示すよ
うな具体的な論理回路を構成しているものである。すな
わち、第２図に示した論理回路はインパータエＮＹと、
継続接続され７ｊｎ個の７リツプ・フロップ回路’１１
／１１−１ 、 Ｆ／Ｐ−２。
Ｆ ／ ｉＦ ３、−− 、 Ｆ ／ ＩＦ ｎと
より成り、分周回路を構成している。この分周回路にお
いて、入力線ムには例えば４００ ＫＨ２のクロック信
号か印力同れ、入力線Ｂ″？′はり竜ット信号が印−７
７Ｏでれる。
より成り、分周回路を構成している。この分周回路にお
いて、入力線ムには例えば４００ ＫＨ２のクロック信
号か印力同れ、入力線Ｂ″？′はり竜ット信号が印−７
７Ｏでれる。
セして、出力−〇 Ｋ ｉｊ ｎ個の７リツプ・フロッ
プ回路によって分周された信号が取シ出逼れる。
プ回路によって分周された信号が取シ出逼れる。
インバータエＮＶの具体的な回路は、第３＆図に示すよ
うにＰＮＰトランジスタＱＩと複数の出力（” レフｆ
ｉ ） ＯＵＴＩ−ＯＵＴｓ ｔ’ｆｌＴるＮＰＮト
ランジスタｑ■とよシ成り、鳩知のエエＬインバータ回
路を構成するものである。すなわち、第３１図のエエＬ
インバータ回路は第３ｂ図に示すような論理回路として
表現できるので、第２図のインパータエＮＹは具体的に
第３ａ図に示したエエＬインバータ回路に訃いてトラン
ジスタＱ曹の出力部（コレクタ）０１７？、〜ＯＭＦＴ
、か共通接続されたものである。なお、トランジスタＱ
ｓの出力部の共１ｔｔＩ接ｆ５？！けインバータエＮＶ
の駆動能カ會向上さゼるためである。
うにＰＮＰトランジスタＱＩと複数の出力（” レフｆ
ｉ ） ＯＵＴＩ−ＯＵＴｓ ｔ’ｆｌＴるＮＰＮト
ランジスタｑ■とよシ成り、鳩知のエエＬインバータ回
路を構成するものである。すなわち、第３１図のエエＬ
インバータ回路は第３ｂ図に示すような論理回路として
表現できるので、第２図のインパータエＮＹは具体的に
第３ａ図に示したエエＬインバータ回路に訃いてトラン
ジスタＱ曹の出力部（コレクタ）０１７？、〜ＯＭＦＴ
、か共通接続されたものである。なお、トランジスタＱ
ｓの出力部の共１ｔｔＩ接ｆ５？！けインバータエＮＶ
の駆動能カ會向上さゼるためである。
一方、それぞれのフリップ・フロップ回路Ｐ／Ｔ！ −
１、ＩＦ／？ −２、１Ｆ／Ｆ −３、・・・・・・、
ＩＦ／ＩＦ−ｎＦｉ第４図に示すように複数のインバー
タエＨＶｌ〜工８７８ Ｋよって構成δれたものであ
る。
１、ＩＦ／？ −２、１Ｆ／Ｆ −３、・・・・・・、
ＩＦ／ＩＦ−ｎＦｉ第４図に示すように複数のインバー
タエＨＶｌ〜工８７８ Ｋよって構成δれたものであ
る。
そして、それぞれのインバータエＭｖ１〜工Ｈ■８は前
記インバータエＮＹと同様に第３ａ図に丞したエエＬイ
ンバータ回路を構成している。第４図に示した１つの７
リノプ・フロップ回路Ｆ／Ｆｇおいて、トリガ端子Ｔ［
はクロック信号が、リセット端子Ｒにはリセット端子が
十九それ印加される。セして、出力−子ｑから７リツブ
・フロップ回路ｙｒ ／ Ｆの出力信号か引き出１れる
。一方、出力端子Ｑからは出力端子Ｑから引き出された
（１１号とは逆相の出力信号か引き出される。しかし、
この出力端子ＱＨ第２図に示すように分周回路には使用
ちれない。
記インバータエＮＹと同様に第３ａ図に丞したエエＬイ
ンバータ回路を構成している。第４図に示した１つの７
リノプ・フロップ回路Ｆ／Ｆｇおいて、トリガ端子Ｔ［
はクロック信号が、リセット端子Ｒにはリセット端子が
十九それ印加される。セして、出力−子ｑから７リツブ
・フロップ回路ｙｒ ／ Ｆの出力信号か引き出１れる
。一方、出力端子Ｑからは出力端子Ｑから引き出された
（１１号とは逆相の出力信号か引き出される。しかし、
この出力端子ＱＨ第２図に示すように分周回路には使用
ちれない。
かかる分周回路に訃いて、ｉ１！６速かつ低油９ｔ１１
刀り素子部２ｂとをそれぞれ異なるインジエクシヲ７１
１流で駆動する方法が考えられた。例えば、４００ＫＢ
ｇ −１００ＫＨｓｉのクロック信号か印加される高速
工ＩＩ、３１！子部（インバータＸＭＶ 、フリップ・
フロップ回路Ｆ／ Ｆ １．１Ｆ ／ ＩＦ−２）
２ ＆内は高速動作が可能なように第３ａ図に示したイ
ンジェクションｌＨｆ１１ｎｊ（１工エＬインバータ回
路あたりのインジェクションＩＮ＞１−２０〜３０μム
とし、一方、１１００１Ｃｆｉ 以下のクロック信号か
印加賂れる低速工Ｉｎ素子Ｓ（フリップ・フロンプ回［
７／ＩＦ −３、？／Ｆ −ｎ ） ２ｂ内ｔｌｉｉｌ
ｌＦ、遅動作する必要かない理由によりインジェクショ
ンｗｉｔ−小さくシ、消費電力をできるだけ低下ちゼる
ためにそのインジェクタ１ン電諸工１ｎｊｔ５〜６μム
とした。
刀り素子部２ｂとをそれぞれ異なるインジエクシヲ７１
１流で駆動する方法が考えられた。例えば、４００ＫＢ
ｇ −１００ＫＨｓｉのクロック信号か印加される高速
工ＩＩ、３１！子部（インバータＸＭＶ 、フリップ・
フロップ回路Ｆ／ Ｆ １．１Ｆ ／ ＩＦ−２）
２ ＆内は高速動作が可能なように第３ａ図に示したイ
ンジェクションｌＨｆ１１ｎｊ（１工エＬインバータ回
路あたりのインジェクションＩＮ＞１−２０〜３０μム
とし、一方、１１００１Ｃｆｉ 以下のクロック信号か
印加賂れる低速工Ｉｎ素子Ｓ（フリップ・フロンプ回［
７／ＩＦ −３、？／Ｆ −ｎ ） ２ｂ内ｔｌｉｉｌ
ｌＦ、遅動作する必要かない理由によりインジェクショ
ンｗｉｔ−小さくシ、消費電力をできるだけ低下ちゼる
ためにそのインジェクタ１ン電諸工１ｎｊｔ５〜６μム
とした。
ところか、上記異なるインジエクシ日ンＷ流會侍るため
に別々のインジェクシｉｉｙｗ流源を１０内に構成し７
’Ｃ７ｔめ、素子数か増加し、またインジェクション電
諏−とＩ工り素子部とを接続する次めの配線数が増加し
、工０の果槓＠＆金低下さぜるという問題力Ｓあった。
に別々のインジェクシｉｉｙｗ流源を１０内に構成し７
’Ｃ７ｔめ、素子数か増加し、またインジェクション電
諏−とＩ工り素子部とを接続する次めの配線数が増加し
、工０の果槓＠＆金低下さぜるという問題力Ｓあった。
本発明は高速かつ低消費電力化のみならずかかる間聴点
會も解決するために成し得友ものである。
會も解決するために成し得友ものである。
すなわち、本発明の基本的な目的は高速かつ低消費１刀
化を計った高密度な工ＩＬ素子部ｆｔ肩する半導体集積
回路装置を提供することにある。
化を計った高密度な工ＩＬ素子部ｆｔ肩する半導体集積
回路装置を提供することにある。
本発明の他の目的は上記工ＸＬ素子部とその周辺に配置
され＾リニア素子部とｔ−肩する半導体集積回路装置を
提供することにある。
され＾リニア素子部とｔ−肩する半導体集積回路装置を
提供することにある。
本発明のδらに他の目的は上記エエＬ累子部とリニア素
子部とを有する半導体集積回路装置の製造方法を提供す
ることにある。
子部とを有する半導体集積回路装置の製造方法を提供す
ることにある。
上記目的を達成するための本発明の半導体集積回路装置
は、第１のインジェクションＩｌ流で動作させる第１の
エエＬ＄子部と、第１のインジェクションｌｌｌ５とは
異なる第２のインジェクション電流で動作δゼる第２の
エエＬ票子部とｔ有し、上記第１．第２のエエＬ累子部
に対するインジェクション領域は一つのインジェクショ
ンＷ故−に接続され、上記第２のエエＬ素子部に対する
インジェクション領域には第２のインジェクションｔｉ
ｔ得るための手段が接続されていることを特徴とするも
のである。
は、第１のインジェクションＩｌ流で動作させる第１の
エエＬ＄子部と、第１のインジェクションｌｌｌ５とは
異なる第２のインジェクション電流で動作δゼる第２の
エエＬ票子部とｔ有し、上記第１．第２のエエＬ累子部
に対するインジェクション領域は一つのインジェクショ
ンＷ故−に接続され、上記第２のエエＬ素子部に対する
インジェクション領域には第２のインジェクションｔｉ
ｔ得るための手段が接続されていることを特徴とするも
のである。
以下、本発明を具体的な実施例を用いて詳細に紛明する
。
。
第５図は本発明に係るＩＯの部分的な平面図であり、特
に第２−に示した高速Ｉ工り素子部２ａと低速Ｉ工り素
子１’Ｂ２ｂより成るエエＬ累子部會峠細に示している
。
に第２−に示した高速Ｉ工り素子部２ａと低速Ｉ工り素
子１’Ｂ２ｂより成るエエＬ累子部會峠細に示している
。
第５図におｈて、１けシリコンより成る半導体基体でお
って、この半導体基体１内にはリング状の−１［体領域
３か形Ｍ、逼れている。この半導体領域３によって取り
囲まれた島ｇ４琥４内に高速エエＬ素子５２１Ｌと低連
１１１．＋累子部２ｂとか存在している。これらｌ１ｌ
ｌ素子部２ａ、２ｂは、選択的に形ｂｔｕ；ｔ’した細
長いインジェクション領域５と、このインジェクション
領域５に沿って両＠に形成δれ７ｔａａのベースｌＩ域
Ｂ＋ ＋ Ｂ諺・・・・・・Ｂｏと、それぞれのペー
ス領ｊｉｌ？Ｂ＋ ＋ Ｂｍ・・・・・・Ｂｒｎ内に
遺択的に形成場れた複数の出力領域（コレクタ＠暖）Ｏ
ＵＴ、、０ＵＴｔ 、０ＵＴＩとを含んでいる。丁なわ
ち、これらの領域によって第３ａ図に示したエエＬイン
バータ回路を複数個（ｍ個）構成している。例えば、第
３１Ｌ図に示した一つのエエＬインバータ回路中のＰＮ
Ｐ型トランジスタＱ＋は第５図においてインジェクショ
ン領域５ｔ−二ｉツタとし、島領埴４をベースとし、そ
してベース領１１１！ＢＩをコレクタとしたラテラル構
造のトランジスタより成っている。そして、ＮＰＭ型ト
ランジスタＱ、１け島領砿４をエミツタとし、ペース領
域Ｂ、會ベースとし、そして出力領域ＯＵＴ、、ＯＵＴ
鵞。
って、この半導体基体１内にはリング状の−１［体領域
３か形Ｍ、逼れている。この半導体領域３によって取り
囲まれた島ｇ４琥４内に高速エエＬ素子５２１Ｌと低連
１１１．＋累子部２ｂとか存在している。これらｌ１ｌ
ｌ素子部２ａ、２ｂは、選択的に形ｂｔｕ；ｔ’した細
長いインジェクション領域５と、このインジェクション
領域５に沿って両＠に形成δれ７ｔａａのベースｌＩ域
Ｂ＋ ＋ Ｂ諺・・・・・・Ｂｏと、それぞれのペー
ス領ｊｉｌ？Ｂ＋ ＋ Ｂｍ・・・・・・Ｂｒｎ内に
遺択的に形成場れた複数の出力領域（コレクタ＠暖）Ｏ
ＵＴ、、０ＵＴｔ 、０ＵＴＩとを含んでいる。丁なわ
ち、これらの領域によって第３ａ図に示したエエＬイン
バータ回路を複数個（ｍ個）構成している。例えば、第
３１Ｌ図に示した一つのエエＬインバータ回路中のＰＮ
Ｐ型トランジスタＱ＋は第５図においてインジェクショ
ン領域５ｔ−二ｉツタとし、島領埴４をベースとし、そ
してベース領１１１！ＢＩをコレクタとしたラテラル構
造のトランジスタより成っている。そして、ＮＰＭ型ト
ランジスタＱ、１け島領砿４をエミツタとし、ペース領
域Ｂ、會ベースとし、そして出力領域ＯＵＴ、、ＯＵＴ
鵞。
０ＵＴｓｔ−コレクタとしたインバース構造のトランジ
スタより成っているう 第５図に示した工０で注目すべきことは、上記＾速エエ
Ｌ累子郁２ａと低速エエＬ素子部２ｂとが一つのインジ
ェクション電ｆＩｌ源７によって１１Ａ動され、抵抗１
ｆＩｔｆｔによって低連Ｉ工り素子部２ｂのためのイン
ジェクション電ｆｆｔｉｌｉ６運エエＬ票子部２ａの７
２−メのインジェクションＩＩｔＩｔから異ならしめて
いる点にある。すなわち、第５図に示した本発明の具体
的な工０によれば、高速工ＩＬ素子部２ａおよび低速工
ＸＬ素子部２ａのそれぞれに対して別々のインジェクシ
ョンｔ＊ｍか設けられていない。
スタより成っているう 第５図に示した工０で注目すべきことは、上記＾速エエ
Ｌ累子郁２ａと低速エエＬ素子部２ｂとが一つのインジ
ェクション電ｆＩｌ源７によって１１Ａ動され、抵抗１
ｆＩｔｆｔによって低連Ｉ工り素子部２ｂのためのイン
ジェクション電ｆｆｔｉｌｉ６運エエＬ票子部２ａの７
２−メのインジェクションＩＩｔＩｔから異ならしめて
いる点にある。すなわち、第５図に示した本発明の具体
的な工０によれば、高速工ＩＬ素子部２ａおよび低速工
ＸＬ素子部２ａのそれぞれに対して別々のインジェクシ
ョンｔ＊ｍか設けられていない。
インジェクション１１ｔｌｌ源７は高速Ｉ工り素子部２
＆の定めのインジェクシヨンｇ６５１に了ルミニウムの
ような高導電性の金属層によって電気的ＫＭ続されてい
る。そして、インジェクションｆｌ１５ｓＬの表面には
高速エエＬ票子部２ａ内の各エエＬ素子に流れ込むイン
ジェクションｔｆｆか均一トするようにアルミニウムの
ような高導電性の金属層６ａか被着逼れている。
＆の定めのインジェクシヨンｇ６５１に了ルミニウムの
ような高導電性の金属層によって電気的ＫＭ続されてい
る。そして、インジェクションｆｌ１５ｓＬの表面には
高速エエＬ票子部２ａ内の各エエＬ素子に流れ込むイン
ジェクションｔｆｆか均一トするようにアルミニウムの
ような高導電性の金属層６ａか被着逼れている。
低連Ｉ工り累子［６２ｂＰ３Ｖｃｔｊ低速エエＬ素子部
２ｂのためのインジェクション電流を決定づけている抵
抗部Ｒか存在している。この抵抗ｓＲはインジェクショ
ン領域５の一１！ｔｌｔ−利用したものであって、単に
インジエクレ璽ン領域５のｍｔ−一部狭くシ、七の部分
に金属層ｔ−豪壁層ゼないようにすることによって得ら
れたものでるる。そして、低運工ＩＬ累子ｆｌ１２ｂの
ためのインジェクション部５ｂの表面ＫＦｉインジェク
ション部５ａと同様に低速Ｉ Ｉ ＬＸ子部ｚｂ内の各
エエＬ素子に流れ込むインジェクションｉ［ＩＫ均一と
なるようにアルミニウムのような高４１１性の金属層６
ｂか被着されている。名らに、金属層８ａ 、ａｂ（第
１層目の配１ｉｉｌ！層）上に１ｊｌｉ間絶縁膜（図示
せず）が被看場れ、そしてその層間絶縁膜上には例えば
、太い実線で示したように金属１ｉ１６ａ、６ｂ會交差
する第２−目の配線１−がＬａ 、Ｌｂ形成δれている
。
２ｂのためのインジェクション電流を決定づけている抵
抗部Ｒか存在している。この抵抗ｓＲはインジェクショ
ン領域５の一１！ｔｌｔ−利用したものであって、単に
インジエクレ璽ン領域５のｍｔ−一部狭くシ、七の部分
に金属層ｔ−豪壁層ゼないようにすることによって得ら
れたものでるる。そして、低運工ＩＬ累子ｆｌ１２ｂの
ためのインジェクション部５ｂの表面ＫＦｉインジェク
ション部５ａと同様に低速Ｉ Ｉ ＬＸ子部ｚｂ内の各
エエＬ素子に流れ込むインジェクションｉ［ＩＫ均一と
なるようにアルミニウムのような高４１１性の金属層６
ｂか被着されている。名らに、金属層８ａ 、ａｂ（第
１層目の配１ｉｉｌ！層）上に１ｊｌｉ間絶縁膜（図示
せず）が被看場れ、そしてその層間絶縁膜上には例えば
、太い実線で示したように金属１ｉ１６ａ、６ｂ會交差
する第２−目の配線１−がＬａ 、Ｌｂ形成δれている
。
特に第５図に示すようにインジェクション領破５がｉＩ
線に形成され、複数のエエＬ素子に対して共通に使用す
るエエＬ１ｇ子Ｓ金有する工Ｏにおいては、配線レイア
ウトを容易にし、かつ集積密度を向上するために上述し
たように２層配線構造にする必要がある。
線に形成され、複数のエエＬ素子に対して共通に使用す
るエエＬ１ｇ子Ｓ金有する工Ｏにおいては、配線レイア
ウトを容易にし、かつ集積密度を向上するために上述し
たように２層配線構造にする必要がある。
次に、第６図を用いて本発明の目的か達成できる理由ｔ
ｉＲ明する。ｌｉ図は第５図の工ｏ１はぼ等価的に汀く
したエエＬ回路図でるる。
ｉＲ明する。ｌｉ図は第５図の工ｏ１はぼ等価的に汀く
したエエＬ回路図でるる。
第６図において、′ｓｂ運ＩＩＬ累子部２ａ内の各エエ
Ｉｔｆｉ子（エエＬインバータ）工ＭＶ 、ＩＭＬ鵞・
・・・・・ＩＮＶ、、にはインジェクション部５ａの表
面に金属層６ａか被着δれているため尋しいインジェク
ション電流工、 ｎ ｊ （４）か渡れる。また、低連
エエＬ素子部２ｂ内の各エエ′Ｌ累子ＩＮＶＩｌ・・・
・・・ＩＮＶ工にもインジェクション部５ｂの表面に金
属層６ｂか１１１Ｎ−ａれているため岬しいインジェク
タ璽流工、ｎｊ（ｂ）か流れる。しかし、抵抗Ｒの存在
によりＢ点の電圧はＡ点の電圧よシ吃低くなる。このた
め、インジェクタ電” ” ｉ ｎ ｊ（ｂ）Ｆｉイン
ジェクタ電”ｔｎｊ（ａ）よシも極めて小名くなる。し
かも、低速エエＬ累子部２ｂ内には多くのエエＬ素子か
形成場れているので抵抗Ｒでのわずかな電圧降下でも各
１１５票子のインジェクタ１１流１１ｎｊ（ｂ）ｔかな
り小ａくすることができる。具体的にこの抵抗部のｉＩ
Ｎは１００〜３００程度で充分である。
Ｉｔｆｉ子（エエＬインバータ）工ＭＶ 、ＩＭＬ鵞・
・・・・・ＩＮＶ、、にはインジェクション部５ａの表
面に金属層６ａか被着δれているため尋しいインジェク
ション電流工、 ｎ ｊ （４）か渡れる。また、低連
エエＬ素子部２ｂ内の各エエ′Ｌ累子ＩＮＶＩｌ・・・
・・・ＩＮＶ工にもインジェクション部５ｂの表面に金
属層６ｂか１１１Ｎ−ａれているため岬しいインジェク
タ璽流工、ｎｊ（ｂ）か流れる。しかし、抵抗Ｒの存在
によりＢ点の電圧はＡ点の電圧よシ吃低くなる。このた
め、インジェクタ電” ” ｉ ｎ ｊ（ｂ）Ｆｉイン
ジェクタ電”ｔｎｊ（ａ）よシも極めて小名くなる。し
かも、低速エエＬ累子部２ｂ内には多くのエエＬ素子か
形成場れているので抵抗Ｒでのわずかな電圧降下でも各
１１５票子のインジェクタ１１流１１ｎｊ（ｂ）ｔかな
り小ａくすることができる。具体的にこの抵抗部のｉＩ
Ｎは１００〜３００程度で充分である。
このような理由によシ、高速エエＬ累子１１１２ａでに
光分高いインジェクション電ｆｆ （１１ｎ、１ｋ）＝
２０〜３０μム）を諸丁ことかでき、高速動作か可能と
なり、一方低運Ｉ工Ｌｊｌ子部２ｂでは低いインジェク
ション電ｆｉ（工１ｎｊ（ｂ）＝ ５〜６ ｐム）を浦
丁ことかできるので、その部分での消ｔＷ力を減小させ
ることができる。また、上述したように一つの１１流源
７で高速Ｉ工り素子部２ａと低連Ｉ工′ｘ！禦子部２ｂ
とを駆動することかできるので、それぞれのエエＬ素子
部に対してインジェクションｔｉ＃ｌｔｅける必要かな
い。それゆえ、レイアウト効率か極めて向上し、しかも
工０の集積密度を向上δゼることかできる。
光分高いインジェクション電ｆｆ （１１ｎ、１ｋ）＝
２０〜３０μム）を諸丁ことかでき、高速動作か可能と
なり、一方低運Ｉ工Ｌｊｌ子部２ｂでは低いインジェク
ション電ｆｉ（工１ｎｊ（ｂ）＝ ５〜６ ｐム）を浦
丁ことかできるので、その部分での消ｔＷ力を減小させ
ることができる。また、上述したように一つの１１流源
７で高速Ｉ工り素子部２ａと低連Ｉ工′ｘ！禦子部２ｂ
とを駆動することかできるので、それぞれのエエＬ素子
部に対してインジェクションｔｉ＃ｌｔｅける必要かな
い。それゆえ、レイアウト効率か極めて向上し、しかも
工０の集積密度を向上δゼることかできる。
次に、第５図に示した工０の製造方法を第７ａ図〜第７
ｆ図を用いて説明する。第７ａ図〜第７ｆ図において、
左側の断面部分はリニア素子部内のバーチカルトランジ
スタの製造工程を示す。−ｆ：して、右側の断面部分は
ＩＩＬ累子の製造工程を示し、％［、％５図のＡ−Ａ’
切ｌｆＦ部分での工ＩＬ累子の製造工程を示す。なお、
カッコ内には第５図に対応する記号ま几は番号か記入さ
れている。
ｆ図を用いて説明する。第７ａ図〜第７ｆ図において、
左側の断面部分はリニア素子部内のバーチカルトランジ
スタの製造工程を示す。−ｆ：して、右側の断面部分は
ＩＩＬ累子の製造工程を示し、％［、％５図のＡ−Ａ’
切ｌｆＦ部分での工ＩＬ累子の製造工程を示す。なお、
カッコ内には第５図に対応する記号ま几は番号か記入さ
れている。
（＆）まず、＃７Ｌ図に示すように、比抵抗２０〜５０
Ω国のＰ型シリコン基板１０内にアンチモンのようなＮ
型不純物を選択的に導入し、Ｎ 型＠Ｊｔｌｌ、１２を
形成する。さらにＮ 型領域１２内にはエエＬ素子中の
インバーストランジスタＱ４の電諸増＋４率を高めるた
めにリンのような比較的折数係数の高いＮ型不純物を選
択的に導入し、Ｎ＋型＠ｍ１ａｔ形成する。なお、この
Ｎ＋型領ｍｌ ３Ｆｉイオン打込みによって形成するの
かよい。
Ω国のＰ型シリコン基板１０内にアンチモンのようなＮ
型不純物を選択的に導入し、Ｎ 型＠Ｊｔｌｌ、１２を
形成する。さらにＮ 型領域１２内にはエエＬ素子中の
インバーストランジスタＱ４の電諸増＋４率を高めるた
めにリンのような比較的折数係数の高いＮ型不純物を選
択的に導入し、Ｎ＋型＠ｍ１ａｔ形成する。なお、この
Ｎ＋型領ｍｌ ３Ｆｉイオン打込みによって形成するの
かよい。
しかる後、シリコン基板１０の表面全体にＭ−型エピタ
キシャル層１４ｖｉ−形成する。このエピタキシャル層
１４の比抵抗は２．５０１であり、そして七の厚嘔は１
３μ程度でるる。
キシャル層１４ｖｉ−形成する。このエピタキシャル層
１４の比抵抗は２．５０１であり、そして七の厚嘔は１
３μ程度でるる。
（ｂ）＠７１）図に示すように、エピタキシャル層１４
０表面に絶縁膜、例えば犀名０．８μを肩する二酸化シ
リコン（８１０ｍ）ｊ［１５ｔＭ着する。このｓｉｏ、
頑１５はエピタキシャル層１４０表面を＃叡化すること
によって簡単に形成できる。そして、５ｉｌｌ磯１５を
選択的に除去し、露出したエピタキシャル層１４内にボ
ロンのよう々Ｐ型不純物を導入し、アイソレーションの
ためのＰ 型領域１６ ｖ形成丁＝ｏ−ｔＬ、テ嘔らに
、８１０ｍＪ１１１１１５ｔＳ択的に除去し、露出した
エピタキシャル層１４内にリンのようなＮ型不純物を導
入し、Ｎ型領域１７を形成する。このＮ型領峻１７は前
ｋＮ 型＠琥１３と同様にインバーストランジスタＱ璽
の電流増１１１！率ｔｇめるためにイオン打込み方法に
よって形成する。
０表面に絶縁膜、例えば犀名０．８μを肩する二酸化シ
リコン（８１０ｍ）ｊ［１５ｔＭ着する。このｓｉｏ、
頑１５はエピタキシャル層１４０表面を＃叡化すること
によって簡単に形成できる。そして、５ｉｌｌ磯１５を
選択的に除去し、露出したエピタキシャル層１４内にボ
ロンのよう々Ｐ型不純物を導入し、アイソレーションの
ためのＰ 型領域１６ ｖ形成丁＝ｏ−ｔＬ、テ嘔らに
、８１０ｍＪ１１１１１５ｔＳ択的に除去し、露出した
エピタキシャル層１４内にリンのようなＮ型不純物を導
入し、Ｎ型領域１７を形成する。このＮ型領峻１７は前
ｋＮ 型＠琥１３と同様にインバーストランジスタＱ璽
の電流増１１１！率ｔｇめるためにイオン打込み方法に
よって形成する。
（０） 第７Ｃ図に示すように、リニア回路を構成す
るトランジスタのコレクタ抵抗を低下モセるために、ｓ
ｌｏ・映１５１ｒｆｉ択的に除去し、賞出したエピタキ
シャル層１４内にＮ型不純物（リン）をを形成する。こ
の引き伸し拡散の時にＮ 型領域１１．１２．１３．Ｐ
型領域１６およびＭｆｊｌ＠１ｉＲ１７が引！！１
１１１もれ、Ｈ型領域１３とＮ型領域１７ｔｌ豆いに接
し、またＰ型領域１６ＨＰ型基板ｌＯに接する。Ｐ型領
域１６とＰ型基板１０との接触によってリニア回路部か
ら電気的に分離δれ友島領域１９か形成される。
るトランジスタのコレクタ抵抗を低下モセるために、ｓ
ｌｏ・映１５１ｒｆｉ択的に除去し、賞出したエピタキ
シャル層１４内にＮ型不純物（リン）をを形成する。こ
の引き伸し拡散の時にＮ 型領域１１．１２．１３．Ｐ
型領域１６およびＭｆｊｌ＠１ｉＲ１７が引！！１
１１１もれ、Ｈ型領域１３とＮ型領域１７ｔｌ豆いに接
し、またＰ型領域１６ＨＰ型基板ｌＯに接する。Ｐ型領
域１６とＰ型基板１０との接触によってリニア回路部か
ら電気的に分離δれ友島領域１９か形成される。
仁）第７ｄ因に示すように、Ｈ型領暖１７の表面に形成
δれた５ｉｏｌ展−１５”ＩＨｊ！択的に除去し、雛出
しｊｔｌＪ型領域１７内にＰ型不純物（ボロン）を導入
し、シート抵抗１３Ω／口のＰ 型領域２０ケ形成する
。このＰ＋型領域２０ｔｊエエＬ累子内のラテラルトラ
ンジスタＱ＋のインジェクション（エミッタ）ｉｎ域と
なる。また、このＰ 型領域２０けリニア素子部内のラ
テラルトランジスターのエミッタおよびコレクタ領＃Ｒ
（図示せず）と同時に形成ちれる。
δれた５ｉｏｌ展−１５”ＩＨｊ！択的に除去し、雛出
しｊｔｌＪ型領域１７内にＰ型不純物（ボロン）を導入
し、シート抵抗１３Ω／口のＰ 型領域２０ケ形成する
。このＰ＋型領域２０ｔｊエエＬ累子内のラテラルトラ
ンジスタＱ＋のインジェクション（エミッタ）ｉｎ域と
なる。また、このＰ 型領域２０けリニア素子部内のラ
テラルトランジスターのエミッタおよびコレクタ領＃Ｒ
（図示せず）と同時に形成ちれる。
（１３） 第７ｅ図に示すように、日ｔｏ＝ｇ１５．
１５’ｔＳ択的に除去し、露出したエピタキシャル層１
５およびＮ型領域１７内にそれぞれＰ型不純物（ボロン
）を導入し、シート抵抗２００Ω／口のＰ型領域２１，
２２，２３．２０’を形成する。Ｐ型領域２１はリニア
素子部内のバーチカルトランジスタのペース領域となる
。一方、Ｐ型領域２２．２３はエエＬ累子内のラテラル
トランジスタＱｚのコレクタ領域およびインバーストラ
ンジスタＱｍのベース＠埴となる。Ｐ型領域２０′は図
から明らかなようＶｃＰ 型領域２０よりも幅広く形成
ちれ、Ｐ型領域２２．２３とともにラテラルトランジス
タＱ１のベース幅を決定づけている。このＰ型領ｗｉ、
２０’の形成は所定のベース！’を得る九めに棲めて重
要である。すなわち、Ｐ型領域２０′とＰ型領域２２．
２３との形成にあたっては一つの写真処理用マスクか使
用される。それゆえ、ベース、−のバラツキかなくなる
。もし、Ｐ型領域２０’ｉ形成しない場合、ラテラルト
ランジスタＱ１のベース幅はＰ 型領域２０とＰ型領＠
２２．２３とによって決定づけられる。しかし、この場
合、Ｐ 型領域２０とＰ型＠域２２．２３との形成にあ
之ってＦｉそれぞれ別々な互真処理用マスクが使用ちれ
るので、マスクの位置合ぜずれ等によってベースＩＰ＆
のバラツキ〃為極めて大きくなる。
１５’ｔＳ択的に除去し、露出したエピタキシャル層１
５およびＮ型領域１７内にそれぞれＰ型不純物（ボロン
）を導入し、シート抵抗２００Ω／口のＰ型領域２１，
２２，２３．２０’を形成する。Ｐ型領域２１はリニア
素子部内のバーチカルトランジスタのペース領域となる
。一方、Ｐ型領域２２．２３はエエＬ累子内のラテラル
トランジスタＱｚのコレクタ領域およびインバーストラ
ンジスタＱｍのベース＠埴となる。Ｐ型領域２０′は図
から明らかなようＶｃＰ 型領域２０よりも幅広く形成
ちれ、Ｐ型領域２２．２３とともにラテラルトランジス
タＱ１のベース幅を決定づけている。このＰ型領ｗｉ、
２０’の形成は所定のベース！’を得る九めに棲めて重
要である。すなわち、Ｐ型領域２０′とＰ型領域２２．
２３との形成にあたっては一つの写真処理用マスクか使
用される。それゆえ、ベース、−のバラツキかなくなる
。もし、Ｐ型領域２０’ｉ形成しない場合、ラテラルト
ランジスタＱ１のベース幅はＰ 型領域２０とＰ型領＠
２２．２３とによって決定づけられる。しかし、この場
合、Ｐ 型領域２０とＰ型＠域２２．２３との形成にあ
之ってＦｉそれぞれ別々な互真処理用マスクが使用ちれ
るので、マスクの位置合ぜずれ等によってベースＩＰ＆
のバラツキ〃為極めて大きくなる。
（ｆ） 第７ｆ図に示すように、Ｐ型領域２１，２２
゜２３の表面に形成場れたｓｉｏ、族ｔ−選択的に除去
し、産出したＰ型領域２１，２２．２３内にＮ型不純物
（リン）を導入し、シニト抵抗１３Ω／口のＮ＋型ＩＪ
ｌ績２４，２５，２６，２７．２８’ｊ−形成する。Ｎ
型領域２４は上記バーチカルトランジスタのエミンタ
＠城となる。一方、Ｎ 型領域２５．２６，２７．２８
は上記インバーストランジスタＱ鵞の出力領域（コレク
タ領堵）となる。
゜２３の表面に形成場れたｓｉｏ、族ｔ−選択的に除去
し、産出したＰ型領域２１，２２．２３内にＮ型不純物
（リン）を導入し、シニト抵抗１３Ω／口のＮ＋型ＩＪ
ｌ績２４，２５，２６，２７．２８’ｊ−形成する。Ｎ
型領域２４は上記バーチカルトランジスタのエミンタ
＠城となる。一方、Ｎ 型領域２５．２６，２７．２８
は上記インバーストランジスタＱ鵞の出力領域（コレク
タ領堵）となる。
しかる後、各＠ｔｌ１２４ 、２１ 、１８ 、１６．
２５ 。
２５ 。
２６．２０．２７．２８に対してそれぞれ電極２９〜３
８ｔ−形成するっしかる後、図示していな層間絶縁膜を
被着し、そしてその層間絶縁膜上に第２−目の配ＩｉＩ
層を形成する。第５図に示した抵抗部ｆｔけ！？ｆ図か
ら明らかなようにＰ 型領域２０の表面全体に電極を形
成していないためＰ＋型領域２０の一部に存在する。
８ｔ−形成するっしかる後、図示していな層間絶縁膜を
被着し、そしてその層間絶縁膜上に第２−目の配ＩｉＩ
層を形成する。第５図に示した抵抗部ｆｔけ！？ｆ図か
ら明らかなようにＰ 型領域２０の表面全体に電極を形
成していないためＰ＋型領域２０の一部に存在する。
以上のようにして第５図のＩＯが形成場れる。
なお、上述した方法にシいて、抵抗部Ｒｉ願するインジ
ェクション領＃（５）は工程（ｄ）中で形成ゼず、工程
（ｅ）中でＰ型領砿２１．２２．２３と同時に形成して
もよい。
ェクション領＃（５）は工程（ｄ）中で形成ゼず、工程
（ｅ）中でＰ型領砿２１．２２．２３と同時に形成して
もよい。
以上の方法から明らかなように、特に、抵抗部Ｒの形成
はその抵抗部Ｈのための特別な工程か付加することなく
、隼にインジェクション＠＄２０ノーＦｉｖＳ表面に金
属ｒ＠を被着さぞないことによって容易に４成できる。
はその抵抗部Ｈのための特別な工程か付加することなく
、隼にインジェクション＠＄２０ノーＦｉｖＳ表面に金
属ｒ＠を被着さぞないことによって容易に４成できる。
本発明によれば、上記実施例にとどまるものではなく、
以下に述べるような変形例か考えられる。
以下に述べるような変形例か考えられる。
（１）第５図にボレ几工０は高速エエＬ素子部と低速Ｉ
ＩＬ素子部とか縦続接続され友ものであるが、第８凶に
ボ丁ように高運工ＩＬ素子部２ａと低速ＩＩＩＪＸ子部
２ｂとｔ並列接続したものであってもよい。なお、同図
において、第５図と対応する部分は同じ符号または番号
で示した。第８図の工０は第５図のＩＯと全く同じ方法
により形成ちれる。
ＩＬ素子部とか縦続接続され友ものであるが、第８凶に
ボ丁ように高運工ＩＬ素子部２ａと低速ＩＩＩＪＸ子部
２ｂとｔ並列接続したものであってもよい。なお、同図
において、第５図と対応する部分は同じ符号または番号
で示した。第８図の工０は第５図のＩＯと全く同じ方法
により形成ちれる。
（２）第９図および第１０図はそれぞれエエＬ累十部の
変形構造を示した平面図である。特に、第９図は第５図
に示した高速エエＬ素子部と低運工ＩＬ素子部とか縦続
接続されているエロ内に形成ちれた抵抗ｓＲの変形構造
を示す。でして、纂１０図＃″ｉ第８図に示した扁速エ
エＬｇ子部と低連ＩＩＬ木子部とが並列接続されている
工○内に形成され友抵抗都Ｒの変形構造を示す。これら
第９図および第１０図において、第５図と対応する部分
は同じ符号ｔ７２１．Ｆｉ番号で示した。
変形構造を示した平面図である。特に、第９図は第５図
に示した高速エエＬ素子部と低運工ＩＬ素子部とか縦続
接続されているエロ内に形成ちれた抵抗ｓＲの変形構造
を示す。でして、纂１０図＃″ｉ第８図に示した扁速エ
エＬｇ子部と低連ＩＩＬ木子部とが並列接続されている
工○内に形成され友抵抗都Ｒの変形構造を示す。これら
第９図および第１０図において、第５図と対応する部分
は同じ符号ｔ７２１．Ｆｉ番号で示した。
第９図および第１０図に示した抵抗Ｒ’Ｆｉ田力領域（
コレクタ頓着）０σＴｌ 、 ０ＵＴＩ と同時に形
成したものである。すなわち、この抵抗ｓＲは第７ｆ図
に示したＮ 型領域２４，２５．２６．２７゜２８と同
時にインジェクション領域５内ＫＩ４折的に形成ちれる
。なシ、ＯＨ，、ＯＨ雪ｒ ＯＨＩ ＋ ＯＨ４け絶縁
＠４（日１０＊ｍ）１５に設けられたコンタクトホール
である。
コレクタ頓着）０σＴｌ 、 ０ＵＴＩ と同時に形
成したものである。すなわち、この抵抗ｓＲは第７ｆ図
に示したＮ 型領域２４，２５．２６．２７゜２８と同
時にインジェクション領域５内ＫＩ４折的に形成ちれる
。なシ、ＯＨ，、ＯＨ雪ｒ ＯＨＩ ＋ ＯＨ４け絶縁
＠４（日１０＊ｍ）１５に設けられたコンタクトホール
である。
第１１図に第９図および第１０図のＢ−Ｂ’切断１ｒｉ
ｒｘＪ図を示す。同図において、インジェクション領域
５はリニア素子部内のバーチカルトランジスタのペース
＠蛾と同時に形成場れたものである。
ｒｘＪ図を示す。同図において、インジェクション領域
５はリニア素子部内のバーチカルトランジスタのペース
＠蛾と同時に形成場れたものである。
しかし、このインジェクションｍｔａ５ｕリニア素子部
内のラテラルトランジスタのエミツタおよびコレクター
域と同時に形成されたものでもよい。
内のラテラルトランジスタのエミツタおよびコレクター
域と同時に形成されたものでもよい。
この実施例によれば、抵抗部Ｒ′とインジェクション領
域５とがそれぞれＭ 型領域とＰ型領４とより成ってい
るので、電位的＃Ｃ逆バイアスされる。
域５とがそれぞれＭ 型領域とＰ型領４とより成ってい
るので、電位的＃Ｃ逆バイアスされる。
それゆえ、抵抗ｓＲ′け抵抗として充分使用できる。
そして、特に低抵抗値の抵抗か容易に形成できる。
（３）第１２図は、他のエエＬ素子部の変形構造？示し
た平面図である。そして、第１３図＃：ｔＭ１２ン１の
ａ−ｏ’切断断面図である。なお、第１２図において、
紺５図と対応する部分は同じ符号または番号で示し友。
た平面図である。そして、第１３図＃：ｔＭ１２ン１の
ａ−ｏ’切断断面図である。なお、第１２図において、
紺５図と対応する部分は同じ符号または番号で示し友。
この実施例によれば、第１２図から明らかなようにイン
ジェクション＠緘５とベースｉｆｔ ｔｉ１２ Ｂ ＋
〜Ｂ４とか対向している部分す、−ｂ４ ’１除いて
出力＠破ＯＵＴ、、ＯＵＴ、 と同時に形成し７を隔
不純物濃度を肩するＮ 型領域１００でインジェクショ
ン領域５とベース領域Ｂｌ ｒ Ｂｌ ｔ ＢＨ、
Ｂ４金取り囲んでいる。
ジェクション＠緘５とベースｉｆｔ ｔｉ１２ Ｂ ＋
〜Ｂ４とか対向している部分す、−ｂ４ ’１除いて
出力＠破ＯＵＴ、、ＯＵＴ、 と同時に形成し７を隔
不純物濃度を肩するＮ 型領域１００でインジェクショ
ン領域５とベース領域Ｂｌ ｒ Ｂｌ ｔ ＢＨ、
Ｂ４金取り囲んでいる。
このようなＮ 型領ｄ１００に設けることによってイン
ジェクション領域５お工びベース領域Ｂ１〜Ｂ４の横方
向へのキャリアのもれ′に少なくすることかでき、より
一層、高速かつ低消費１力化を図ることかできる。
ジェクション領域５お工びベース領域Ｂ１〜Ｂ４の横方
向へのキャリアのもれ′に少なくすることかでき、より
一層、高速かつ低消費１力化を図ることかできる。
（４）第１４図に示すように、それぞれの４７９１２７
１７部５ ａ ＋ ５ ｂ ＊ ５ ｃに対して異なる
抵抗値をもった抵抗部Ｒａ＋Ｒｂ、Ｒｏ１に接続し、そ
れぞれのインジェクション部５ ａ ＋ ５ ｂ ＋
５ ａに異なるインジェクション電流を得るようにして
もよい。なお、これら抵抗部Ｒａ＋Ｒｂ、Ｒｃけ具体的
に前記したような種々の構造か採用場れる。
１７部５ ａ ＋ ５ ｂ ＊ ５ ｃに対して異なる
抵抗値をもった抵抗部Ｒａ＋Ｒｂ、Ｒｏ１に接続し、そ
れぞれのインジェクション部５ ａ ＋ ５ ｂ ＋
５ ａに異なるインジェクション電流を得るようにして
もよい。なお、これら抵抗部Ｒａ＋Ｒｂ、Ｒｃけ具体的
に前記したような種々の構造か採用場れる。
（５） 本発明は第１５図に示すように、各エエＬ累
子２ａ 、２ｂに対してそれぞれ独立したインジェクシ
ョン領域５ ａ ＋ ５ｂを肩する工Ｃにも適用できる
。すなわち、各エエＬ票子２ａ、２ｂＪｄ金一層６によ
って一つのインジェクションｌｌ流源７に接続嘔れてお
り、特に低運動作會行うエエＬ素子２ｂのインジェクシ
ョン領域５ｂには抵抗Ｒか形成されている。この抵抗Ｒ
もまた具体的に前記したような種々の構造か採用逼れる
。
子２ａ 、２ｂに対してそれぞれ独立したインジェクシ
ョン領域５ ａ ＋ ５ｂを肩する工Ｃにも適用できる
。すなわち、各エエＬ票子２ａ、２ｂＪｄ金一層６によ
って一つのインジェクションｌｌ流源７に接続嘔れてお
り、特に低運動作會行うエエＬ素子２ｂのインジェクシ
ョン領域５ｂには抵抗Ｒか形成されている。この抵抗Ｒ
もまた具体的に前記したような種々の構造か採用逼れる
。
（６）いままで述べた抵抗ＲＦｉ中導体基体内に形成さ
れた半導体領埴を利用したものであるか、これに限定さ
れるものではない。この抵抗ｕ ｉｊｓ例えば半導体基
体上の絶縁＃表面に形成ちれた多結晶シリコンのような
牛導体層でおってもよい。この多結晶シリコンの利用は
リニア素子部以外に絶縁ゲート型電界効果素子部を含む
工０に有効である。すなわち、抵抗Ｒとして利用する多
結晶シリコンは絶縁ゲート型電界効果素子部のゲート電
極と同時に形成することカニできる。なお、上記絶縁ゲ
ート型電界効果素子部はｙチャンネルＭＩＩＩＦｍ！１
Ｔｔ７ｃはコンプリメンタリＭ工８Ｆ３ＣＴ８等より構
成３れる。
れた半導体領埴を利用したものであるか、これに限定さ
れるものではない。この抵抗ｕ ｉｊｓ例えば半導体基
体上の絶縁＃表面に形成ちれた多結晶シリコンのような
牛導体層でおってもよい。この多結晶シリコンの利用は
リニア素子部以外に絶縁ゲート型電界効果素子部を含む
工０に有効である。すなわち、抵抗Ｒとして利用する多
結晶シリコンは絶縁ゲート型電界効果素子部のゲート電
極と同時に形成することカニできる。なお、上記絶縁ゲ
ート型電界効果素子部はｙチャンネルＭＩＩＩＦｍ！１
Ｔｔ７ｃはコンプリメンタリＭ工８Ｆ３ＣＴ８等より構
成３れる。
以上顛明して明らかなように、本発明けＩＩＬ累子素子
肩する工０において有効であり、特に第２図に示し九分
周回路のように低連エエＬ素子部２ｂ内のエエＬ素子数
か馬連エエＬ素子部２ａ内のエエＬ素子数よりも極めて
多い場合に極めて有効である８なぜならば、抵抗部の存
在によってエエＬ素子数の多い恢速ＺＩＬ累子ｓ２ｂで
の低消費１力化を光分ｌることかできるためである。
肩する工０において有効であり、特に第２図に示し九分
周回路のように低連エエＬ素子部２ｂ内のエエＬ素子数
か馬連エエＬ素子部２ａ内のエエＬ素子数よりも極めて
多い場合に極めて有効である８なぜならば、抵抗部の存
在によってエエＬ素子数の多い恢速ＺＩＬ累子ｓ２ｂで
の低消費１力化を光分ｌることかできるためである。
第１図は本発明に関係している工０チップの半面パター
ン図でめる− 緋２図に本発明に関保している論理回路図（分周回路図
）である。 第３ａ図は本発明に関係しているエエＬインノ（−タ＠
路図である。 第３ｂ図は第３ａ図の論理回路図である。 第４図は第２図に示し几フリップ・７０ツブ回路七名ら
に祥しく示し几論理回路である。 第５図は本発明の一実施例を示すＩＯの部分平面図であ
る。 第６図は第５図に示したＩＯの概略回路図でめるへ 第７ａ図乃至第７ｆ図は第５図に示したＩＯの製造過程
を示す断面図である。 第８図乃至第１０図はそれぞれ本発明の他の実施例會示
す工０の部分平面図である。 第１１図は第９図および第１０図のＢ−Ｂ’切断断面図
でめる。 第１２図は毛らに本発明の他の実施例を示す工Ｃの部分
平面図である。 第１３図は第１２図００−ｃ′切断断面図である。 第１４図は本発明の他の実施例を示す工０の概略平面図
である。 第１５図はさらに本発明の他の実施例を示す工０の部分
平面図である。 ２ａ・・・高速エエＬ素子部、２ｂ・・・低速エエＬ素
子部、Ｒ，Ｒ’・・・抵抗部、７・・・インジェクショ
ン電流沖。 第 ２ 図 Ｚσ−ｚｂ 第７ 久図 第７Ｃ図 第７ｄ図 第７ｅ図 ノθ 第７子図 第 ８ 図 第 ９ 図 し Ｌａ−２ｂ 第１Ｏ図 第１１図 第１２図 ｚ、ｌＬ Ｚｂ 第 １３図 第１Ｊ図
ン図でめる− 緋２図に本発明に関保している論理回路図（分周回路図
）である。 第３ａ図は本発明に関係しているエエＬインノ（−タ＠
路図である。 第３ｂ図は第３ａ図の論理回路図である。 第４図は第２図に示し几フリップ・７０ツブ回路七名ら
に祥しく示し几論理回路である。 第５図は本発明の一実施例を示すＩＯの部分平面図であ
る。 第６図は第５図に示したＩＯの概略回路図でめるへ 第７ａ図乃至第７ｆ図は第５図に示したＩＯの製造過程
を示す断面図である。 第８図乃至第１０図はそれぞれ本発明の他の実施例會示
す工０の部分平面図である。 第１１図は第９図および第１０図のＢ−Ｂ’切断断面図
でめる。 第１２図は毛らに本発明の他の実施例を示す工Ｃの部分
平面図である。 第１３図は第１２図００−ｃ′切断断面図である。 第１４図は本発明の他の実施例を示す工０の概略平面図
である。 第１５図はさらに本発明の他の実施例を示す工０の部分
平面図である。 ２ａ・・・高速エエＬ素子部、２ｂ・・・低速エエＬ素
子部、Ｒ，Ｒ’・・・抵抗部、７・・・インジェクショ
ン電流沖。 第 ２ 図 Ｚσ−ｚｂ 第７ 久図 第７Ｃ図 第７ｄ図 第７ｅ図 ノθ 第７子図 第 ８ 図 第 ９ 図 し Ｌａ−２ｂ 第１Ｏ図 第１１図 第１２図 ｚ、ｌＬ Ｚｂ 第 １３図 第１Ｊ図
Claims (1)
- 【特許請求の範囲】 １、半導体基体内に第１のインジェクション電流で動作
させる第１の工ＩＬ素子部と、第１のインジェクション
ｔｉとは異なる第２のインジェクション電流で鯛作芒ゼ
る第２のエエＬ素子部とが形成ちれ、上記第１．第２の
ＩＩＬ素子部に対するインジェクション領域は一つのイ
ンジェクション１１諸源に接続もれ、小なくとも上記年
２のエエＬ素子都に灼するインジェクション領域にＶｉ
第２のインジェクションｗｆＮを得るための手段か接続
されていることｔ特徴とする半導体集積回路装置っ２、
上記第２のＩＩＬ素子ｍは上記第１のＩＩＬ素子部より
も低速動作されるものであって、上記ｆ８２のインジェ
クション電相は第１のインジエクシ日ンｗ浦よりも小ち
いＣとｔ符値とする時計ＭＩ１１求の範囲第１槍配幀の
半導体集積回路装置。 ３、 上記第２のインジェクション電ｆｌＫ１ｊｒ祷
るための手段は上記インジェクション領域の一部分より
成り、かつその部分には金属ｌｉｉか被着嘔れていない
ことを特徴とする特許請求の範囲第１項記叡の半導体集
積回路装置。 ４ 上記第２のインジェクション１１渡を得るための手
段は半導体基体上の絶縁膜表面に形成された牛導体層よ
り成ることｔ−特徴とする特許請求の範囲ＩＩＩ項配叡
の半導体集積回路装置。 ５、 一つの半導体基体内にリニア素子部とＩＩＩ。 素子部とか形成８れ、上記ＩＩＬ累子Ｗ６＃ｉ第１のイ
ンジェクションｗｌｌで動作名ゼる第１のエエＬ票子部
と、第１のインジェクションｗｆＭとは異なる第２のイ
ンジェクション電流で動作芒ゼる第２の工ＩＬ素子部と
から成り、上記第１．第２のエエＬ素子部に対するイン
ジェクション＠琥は一つのインジェクション１１１ｆｌ
Ｋ接綬され、上記第２（７）ＩＩＬ＄子部に対するイン
ジェクション領域には第２のインジェクション１１ｔＩ
ｌｔ−得るための手段か接続されていることｔ−％徴と
する半導体集積回路装置。 ６、上記第２のエエＬ軍子ａＦｉ第１のＩＩＬ素子部よ
りも低速動作芒れるものであって、上記第２のインジェ
クション１１ｆｉＩＦｉ第１のインジェクション１流よ
妙も小さいことを特徴とする特許稍求の範囲第５項！ｃ
′赦の半導体集積回路装置。 ７、上記＠２のインジェクションｉｌｌ流ｔ−得るため
の手段は上記インジェクション領埴の一部分より成り、
かつその部分には金属層か被着賂れていないことを特徴
とする特許稍求の範囲第５項記載の半導体集積回路装置
。 ８、豆いに分離忌れた第１１１１１型の第１．第２半導
体領域を肩する半導体基体を用意する工程と上記第２半
導体領域内に第１導を型と反対の祷１型を示す第２４１
型の細長い第３牛導体領域を選択的に形成する工程と、 上記第１牛導体領域内に第２４ｗ型の柄４牛祷体領域金
泗釈的に形成するとともに上記第１牛運休餉埴内ｖｃ、
Ｊ：記′＃、３牛導体領域に沿って複数の第２４電型の
第５牛導体領域會泗択的に形成する工程と、 上記絡４−ｆ！＋導体憤−内に纂１導電型の第６牛祷体
領域ｋ１４択的に形成するとともに上記複数の第５半導
体領謔内にそれぞれ第１導電型の第７牛導体＊埴を選択
的に形成する工程と、そして上記第３牛導体領域の第１
部分の表面と、それから離間した第２部分の表面に金属
層を壁層する工程とから成如、 上記第１牛導体領域、第４牛導体領域および第６牛導体
佃域とによｆｉｌＪニア素子部のトランジスタに−成し
、 上記第２牛導体憤域、第３牛導体領域の第１部分、その
第１ｓ分に沿って形成場れ次第５牛導体ａｍおよび第７
半導体領域とにより第１のエエＬ累子を構成し、 上記第２牛導体領域、第３半導体領壊の第２部分、その
第２部分に沿って形成された第５千導体懺域および第７
牛導体領埴とにより＠２のエエＬ票子ｔ−ｍ成したこと
１−＊黴とする半導体集積回路装置の製造方法。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150607A JPS5852870A (ja) | 1981-09-25 | 1981-09-25 | 半導体集積回路装置 |
| FR8213878A FR2513810B1 (fr) | 1981-09-25 | 1982-08-09 | Dispositif a circuits integres a semiconducteurs et procede de fabrication de ce dispositif |
| IT23345/82A IT1153732B (it) | 1981-09-25 | 1982-09-20 | Dispositivo circuitale integrato a semiconduttore e relativo procedimento di fabbricazione |
| DE19823235412 DE3235412A1 (de) | 1981-09-25 | 1982-09-24 | Integrierte halbleiterschaltungsvorrichtung und verfahren zu ihrer herstellung |
| GB08227356A GB2106320B (en) | 1981-09-25 | 1982-09-24 | Semiconductor integrated injection logic circuit device and fabrication method thereof |
| HK459/86A HK45986A (en) | 1981-09-25 | 1986-06-19 | Semiconductor integrated circuit device and fabrication method thereof |
| MY559/86A MY8600559A (en) | 1981-09-25 | 1986-12-30 | Semiconductor integrated circuit device and fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56150607A JPS5852870A (ja) | 1981-09-25 | 1981-09-25 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5852870A true JPS5852870A (ja) | 1983-03-29 |
| JPH0412032B2 JPH0412032B2 (ja) | 1992-03-03 |
Family
ID=15500577
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56150607A Granted JPS5852870A (ja) | 1981-09-25 | 1981-09-25 | 半導体集積回路装置 |
Country Status (7)
| Country | Link |
|---|---|
| JP (1) | JPS5852870A (ja) |
| DE (1) | DE3235412A1 (ja) |
| FR (1) | FR2513810B1 (ja) |
| GB (1) | GB2106320B (ja) |
| HK (1) | HK45986A (ja) |
| IT (1) | IT1153732B (ja) |
| MY (1) | MY8600559A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS616079A (ja) * | 1984-06-19 | 1986-01-11 | Fukuyama Gomme Kogyo Kk | 弾性体クロ−ラ |
| JPH0293194U (ja) * | 1989-01-13 | 1990-07-24 | ||
| JPH0562396U (ja) * | 1992-05-18 | 1993-08-20 | 福山ゴム工業株式会社 | ゴムクローラ |
| JP2008205418A (ja) * | 2007-02-19 | 2008-09-04 | Mikio Shimoyama | いつでもスイッチ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6267851A (ja) * | 1985-09-20 | 1987-03-27 | Hitachi Ltd | 半導体集積回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55127060A (en) * | 1979-03-24 | 1980-10-01 | Mitsubishi Electric Corp | Iil integrated circuit |
| JPS5635460A (en) * | 1979-08-29 | 1981-04-08 | Nec Corp | Logic circuit using integrated injection type logic element |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2506916A1 (de) * | 1974-02-19 | 1976-02-05 | Texas Instruments Inc | Digitale schaltungsanordnung |
| DE2624584A1 (de) * | 1976-06-01 | 1977-12-15 | Siemens Ag | Anordnung zur versorgung von i hoch 2 l-schaltungen mit verschiedenen stroemen |
| NL7614610A (nl) * | 1976-12-31 | 1978-07-04 | Philips Nv | Inrichting voor het koppelen van in i2l techniek bedreven transistoren met een op hogere rust- stroom ingestelde transistor. |
| NL7700420A (nl) * | 1977-01-17 | 1978-07-19 | Philips Nv | Halfgeleiderinrichting en werkwijze ter ver- vaardiging daarvan. |
| DE2722667C2 (de) * | 1977-05-18 | 1983-04-07 | Siemens AG, 1000 Berlin und 8000 München | Integrierte Halbleiterschaltung mit Invertern vom I↑2↑ L-Typ |
| FR2404962A1 (fr) * | 1977-09-28 | 1979-04-27 | Ibm France | Dispositif semi-conducteur du genre cellule bistable en technologie a injection de courant, commandee par l'injecteur |
| DE2837519A1 (de) * | 1978-08-28 | 1980-03-20 | Philips Patentverwaltung | Monolithische integrierte halbleiter- schaltungsanordnung |
| JPS55134962A (en) * | 1979-04-09 | 1980-10-21 | Toshiba Corp | Semiconductor device |
-
1981
- 1981-09-25 JP JP56150607A patent/JPS5852870A/ja active Granted
-
1982
- 1982-08-09 FR FR8213878A patent/FR2513810B1/fr not_active Expired
- 1982-09-20 IT IT23345/82A patent/IT1153732B/it active
- 1982-09-24 GB GB08227356A patent/GB2106320B/en not_active Expired
- 1982-09-24 DE DE19823235412 patent/DE3235412A1/de not_active Withdrawn
-
1986
- 1986-06-19 HK HK459/86A patent/HK45986A/xx unknown
- 1986-12-30 MY MY559/86A patent/MY8600559A/xx unknown
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55127060A (en) * | 1979-03-24 | 1980-10-01 | Mitsubishi Electric Corp | Iil integrated circuit |
| JPS5635460A (en) * | 1979-08-29 | 1981-04-08 | Nec Corp | Logic circuit using integrated injection type logic element |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS616079A (ja) * | 1984-06-19 | 1986-01-11 | Fukuyama Gomme Kogyo Kk | 弾性体クロ−ラ |
| JPH0293194U (ja) * | 1989-01-13 | 1990-07-24 | ||
| JPH0562396U (ja) * | 1992-05-18 | 1993-08-20 | 福山ゴム工業株式会社 | ゴムクローラ |
| JP2008205418A (ja) * | 2007-02-19 | 2008-09-04 | Mikio Shimoyama | いつでもスイッチ |
Also Published As
| Publication number | Publication date |
|---|---|
| HK45986A (en) | 1986-06-27 |
| JPH0412032B2 (ja) | 1992-03-03 |
| IT1153732B (it) | 1987-01-14 |
| FR2513810B1 (fr) | 1986-06-27 |
| IT8223345A0 (it) | 1982-09-20 |
| GB2106320B (en) | 1985-07-10 |
| FR2513810A1 (fr) | 1983-04-01 |
| MY8600559A (en) | 1986-12-31 |
| DE3235412A1 (de) | 1983-05-26 |
| GB2106320A (en) | 1983-04-07 |
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