JPS62276867A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS62276867A JPS62276867A JP61119247A JP11924786A JPS62276867A JP S62276867 A JPS62276867 A JP S62276867A JP 61119247 A JP61119247 A JP 61119247A JP 11924786 A JP11924786 A JP 11924786A JP S62276867 A JPS62276867 A JP S62276867A
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- 239000004065 semiconductor Substances 0.000 title claims description 35
- 238000010586 diagram Methods 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- 230000002093 peripheral effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 2
- 238000005513 bias potential Methods 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 239000004575 stone Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関するものであり、特
に、半導体集積回路装置内の配線に適用して有効な技術
に関するものである。
に、半導体集積回路装置内の配線に適用して有効な技術
に関するものである。
半導体集積回路装置、例えばダイナミックＲＡＭ（以下
、Ｄ−ＲＡＭという）が備えている回路の一つに出力バ
ッファ回路がある。出力バッファ回路は、他の回路例え
ばデコーダ回路、センスアンプ回路、クロック回路等よ
り電流駆動能力が大きい。このため、出力バッファ回路
の動作に伴ってそれに接続している電源電位配線の電位
が大きく変動する。この電位変動は、出力バラフッ回路
以外の回路にとってはノイズとなる。そこで、電源電位
配線を出力バッファ回路とその他の回路とで分けるよう
にしている。なお、Ｄ−ＲＡＭに関する技術は、例えば
日経マグロウヒル社発行、日経エレクトロニクス、１９
８５年６月３日号、Ｐ２Ｏ９〜ρ２３１に記載されてい
る。
、Ｄ−ＲＡＭという）が備えている回路の一つに出力バ
ッファ回路がある。出力バッファ回路は、他の回路例え
ばデコーダ回路、センスアンプ回路、クロック回路等よ
り電流駆動能力が大きい。このため、出力バッファ回路
の動作に伴ってそれに接続している電源電位配線の電位
が大きく変動する。この電位変動は、出力バラフッ回路
以外の回路にとってはノイズとなる。そこで、電源電位
配線を出力バッファ回路とその他の回路とで分けるよう
にしている。なお、Ｄ−ＲＡＭに関する技術は、例えば
日経マグロウヒル社発行、日経エレクトロニクス、１９
８５年６月３日号、Ｐ２Ｏ９〜ρ２３１に記載されてい
る。
本発明者は前記技術を検討した結果、次の問題点を見出
した。
した。
Ｄ−ＲＡＭは、高集化の傾向にある。このため、出力バ
ラフッ回路以外のデコーダ、センスアンプ等の回路動作
に伴う電源電位配線の電位変動も大きくなってきている
。この電位変動は１回路の誤動作や読み出し時のソフト
エラーを引き起す。
ラフッ回路以外のデコーダ、センスアンプ等の回路動作
に伴う電源電位配線の電位変動も大きくなってきている
。この電位変動は１回路の誤動作や読み出し時のソフト
エラーを引き起す。
出力バッファ回路以外の回路に接続している電源電位配
線の電位変動を低減するためには、その電源電位配線を
太くすればよいが、配線領域が増大してしまう。
線の電位変動を低減するためには、その電源電位配線を
太くすればよいが、配線領域が増大してしまう。
本発明の目的は、配線に重畳するノイズを低減して回路
動作の信頼性を向上することにある。
動作の信頼性を向上することにある。
本発明の他の目的は、配線領域の増大を防止す゛ること
により、チップサイズの縮小を図ることにある。
により、チップサイズの縮小を図ることにある。
本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本願において開示される発明のうち１代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、複数の電源電位配線の間あるいは複数の接地
電位配線の間を能動素子によって接続し。
電位配線の間を能動素子によって接続し。
この能動素子によって前記配線を時には並列接続し１時
には個々に分離するものである。
には個々に分離するものである。
上記した手段によれば、回路の動作状態によって複数の
電源電位配線の間あるいは接地電位配線の間を導通状態
又は非導通状態にすることができるので、電流駆動能力
の大きい回路の動作時には。
電源電位配線の間あるいは接地電位配線の間を導通状態
又は非導通状態にすることができるので、電流駆動能力
の大きい回路の動作時には。
その回路に接続している電源電位配線を他の回路から分
離するようにして、回路動作に伴うノイズが他の回路に
入り込まないようにし、電流駆動能力の大きい回路の非
動作時にはその回路の電源電位配線を他の回路の電源電
位配線と並列に接続して配線抵抗を低減する。これによ
り、回路動作の信頼性を向上し、またチップサイズの縮
小を図るものである。
離するようにして、回路動作に伴うノイズが他の回路に
入り込まないようにし、電流駆動能力の大きい回路の非
動作時にはその回路の電源電位配線を他の回路の電源電
位配線と並列に接続して配線抵抗を低減する。これによ
り、回路動作の信頼性を向上し、またチップサイズの縮
小を図るものである。
第１図はＤ−ＲＡＭを構成した半導体チップの概略図、
第２図は前記半導体チップ内の回路のブロック図である
。
第２図は前記半導体チップ内の回路のブロック図である
。
第１図において、１はｐ−型単結晶シリコンからなる半
導体チップであり、２はＤ−ＲＡＭのタイミング回路等
の周辺回路、３はＸデコーダ回路等の周辺回路、４はＹ
デコーダ回路、５はセンスアンプ回路、６はメモリセル
アレイである。半導体チップｌの周辺には、アルミニウ
ム膜からなるポンディングパッド７が複数配置しである
。ポンディングパッド７において、７Ａ、７Ｂは電源電
位Ｖ ｃ ｃ例えば５ｖ給電用ポンデイングパツドであ
り、７Ｃ，７Ｄは回路の接地電位Ｖ ｓ ｓ例えばＯＶ
給電用ポンディングパッドである。ポンディングパッド
７Ａ、７Ｂ、７Ｇ、７Ｄ以外のポンディングパッド７は
、ＲＡＳ、ＣＡＳ、アドレス信号。
導体チップであり、２はＤ−ＲＡＭのタイミング回路等
の周辺回路、３はＸデコーダ回路等の周辺回路、４はＹ
デコーダ回路、５はセンスアンプ回路、６はメモリセル
アレイである。半導体チップｌの周辺には、アルミニウ
ム膜からなるポンディングパッド７が複数配置しである
。ポンディングパッド７において、７Ａ、７Ｂは電源電
位Ｖ ｃ ｃ例えば５ｖ給電用ポンデイングパツドであ
り、７Ｃ，７Ｄは回路の接地電位Ｖ ｓ ｓ例えばＯＶ
給電用ポンディングパッドである。ポンディングパッド
７Ａ、７Ｂ、７Ｇ、７Ｄ以外のポンディングパッド７は
、ＲＡＳ、ＣＡＳ、アドレス信号。
出力信号等のためのものである。
８はＤ−ＲＡＭの出力信号を増幅して半導体チップ１外
の半導体装＠に出力するための出力バッファ回路である
。出力バッファ回路の最終出力段は、出力端子である所
定のポンディングパッド７に接続されている。
の半導体装＠に出力するための出力バッファ回路である
。出力バッファ回路の最終出力段は、出力端子である所
定のポンディングパッド７に接続されている。
９はＤ−ＲＡＭの回路を構成しているＰチャネルＭＩＳ
ＦＥＴ、ＮチャネルＭＩＳＦＥＴに電源電位Ｖｃｃ例え
ば５ｖを給電するための電源電位配線である。電源電位
配線９は、半導体チップ１の周辺部だけでなく、周辺回
路２．３．Ｙデコーダ回路４．センスアンプ回路５等の
種々の回路のＭ Ｉ Ｓ ＦＥＴの全てに接続されてい
るが、第１図では半導体チップ１の周辺を延在している
所５１１電源幹線のみを図示している。図示している電
ｇ電位配線９において、電源電位配線９Ａは、第２図に
一点鎖線で囲んで示した回路群１１．すなわち出力バラ
フッ回路８以外の種々の回路に電ｇ電位ＶＣＣ例えば５
ｖを供給するための電Ｍｆｆｉ位配線である。
ＦＥＴ、ＮチャネルＭＩＳＦＥＴに電源電位Ｖｃｃ例え
ば５ｖを給電するための電源電位配線である。電源電位
配線９は、半導体チップ１の周辺部だけでなく、周辺回
路２．３．Ｙデコーダ回路４．センスアンプ回路５等の
種々の回路のＭ Ｉ Ｓ ＦＥＴの全てに接続されてい
るが、第１図では半導体チップ１の周辺を延在している
所５１１電源幹線のみを図示している。図示している電
ｇ電位配線９において、電源電位配線９Ａは、第２図に
一点鎖線で囲んで示した回路群１１．すなわち出力バラ
フッ回路８以外の種々の回路に電ｇ電位ＶＣＣ例えば５
ｖを供給するための電Ｍｆｆｉ位配線である。
ここで、チップ（半導体基板）１内に構成されている回
路を説明する。
路を説明する。
第２図において、１２及び１５はクロックジェネレータ
、１３はロウアドレスラッチ回路、１４はカラムアドレ
スラッチ回路、１６はライトクロックジェネレータ、１
７はデータ入力ランチ、１８はτＷ１信号入力回路、１
９はＷＥ信号入力回路、Ｄｏｕｔは出力バッファ回路８
の出力信号すなわちチップ１から出力される出力データ
信号。
、１３はロウアドレスラッチ回路、１４はカラムアドレ
スラッチ回路、１６はライトクロックジェネレータ、１
７はデータ入力ランチ、１８はτＷ１信号入力回路、１
９はＷＥ信号入力回路、Ｄｏｕｔは出力バッファ回路８
の出力信号すなわちチップ１から出力される出力データ
信号。
ＤｉｎはＤＲＡＭすなわちチップ１内へ入力される入力
データ信号である。ＷＥはライトイネーブル信号、ττ
下はカラムアドレスストローブ信号、ＲＡＳはロウアド
レスストローブ信号、へ〇〜へ〇はアドレス信号である
。
データ信号である。ＷＥはライトイネーブル信号、ττ
下はカラムアドレスストローブ信号、ＲＡＳはロウアド
レスストローブ信号、へ〇〜へ〇はアドレス信号である
。
第１図に示されている電源電位配線９Ｂは、出力バッフ
ァ回路８に電源電位Ｖ ｃ ｃを供給するための配線で
ある。前記電源電位配線９Ａにおいて。
ァ回路８に電源電位Ｖ ｃ ｃを供給するための配線で
ある。前記電源電位配線９Ａにおいて。
Ｙ方向すなわち図示していないワード線が延在している
方向に延在する電源電位配線９ Ａ ＋は、第１層目の
アルミニウム膜からなり、Ｘ方向すなわち図示していな
いデータ線が延在している方向に延在する電源電位配線
９Δ２は、第２層目のアルミニウム膜からなっている。
方向に延在する電源電位配線９ Ａ ＋は、第１層目の
アルミニウム膜からなり、Ｘ方向すなわち図示していな
いデータ線が延在している方向に延在する電源電位配線
９Δ２は、第２層目のアルミニウム膜からなっている。
同様に、電源電位配線９Ｂのうち、Ｙ方向に延在する電
ｇ電位配線９Ｂ、は第１層目のアルミニウム膜からなり
、Ｘ方向に延在する電源電位配線９Ｂ２は第２層目のア
ルミニウム膜からなっている。電源電位配線９Ａの一端
はポンディングパッド７Ａに接続され、電源電位配線９
Ｂの一端はポンディングパッド７Ｂに接続されている。
ｇ電位配線９Ｂ、は第１層目のアルミニウム膜からなり
、Ｘ方向に延在する電源電位配線９Ｂ２は第２層目のア
ルミニウム膜からなっている。電源電位配線９Ａの一端
はポンディングパッド７Ａに接続され、電源電位配線９
Ｂの一端はポンディングパッド７Ｂに接続されている。
１０はＤ−ＲＡＭの種々の回路を構成しているＰチャネ
ルＭＩＳＦＥＴ、ＮチャネルＭ Ｉ Ｓ Ｆ ＥＴの電
気的動作の基準となる回路の接地電位ＶＳＳ例えばＯｖ
を供給するための接地電位配線である。接地電位配線１
０において、接地電位配線１０Ａは第２図に示した出力
バラフッ回路８以外の０１々の回路からなる回路群１１
に接続している。
ルＭＩＳＦＥＴ、ＮチャネルＭ Ｉ Ｓ Ｆ ＥＴの電
気的動作の基準となる回路の接地電位ＶＳＳ例えばＯｖ
を供給するための接地電位配線である。接地電位配線１
０において、接地電位配線１０Ａは第２図に示した出力
バラフッ回路８以外の０１々の回路からなる回路群１１
に接続している。
接地電位配線１０Ｂは出力バッファ回路８を構成してい
るＰチャネルＭＩＳＦＥＴ、ＮチャネルＭＩ Ｓ ＦＥ
Ｔに接続している。接地電位配ｍｌ ＯＡ＋、１０［３
＋は第１層目のアルミニウム膜からなり、接地電位配線
１０Ａ２，１０Ｂ２は第２層目のアルミニラ１１膜から
なっている。なお、第２図に示した７８ｇは、バックバ
イアス電位（−２゜５〜３．ＯＶ）であり、半導体チッ
プ１に印加されている。
るＰチャネルＭＩＳＦＥＴ、ＮチャネルＭＩ Ｓ ＦＥ
Ｔに接続している。接地電位配ｍｌ ＯＡ＋、１０［３
＋は第１層目のアルミニウム膜からなり、接地電位配線
１０Ａ２，１０Ｂ２は第２層目のアルミニラ１１膜から
なっている。なお、第２図に示した７８ｇは、バックバ
イアス電位（−２゜５〜３．ＯＶ）であり、半導体チッ
プ１に印加されている。
次に、第３図及び第４図を用いて、前記電源電位配線９
Ａと９Ｂの間および接地電位配線１０ＡとＩＯＢの間が
Ｄ−ＲＡＭの回路動作に伴って時には接続され１時には
個々に分離されろことを説明する。
Ａと９Ｂの間および接地電位配線１０ＡとＩＯＢの間が
Ｄ−ＲＡＭの回路動作に伴って時には接続され１時には
個々に分離されろことを説明する。
第３図は電源電位配線９Ａ、９Ｂ及び接地電位配線１０
Ａ、ＩＯＢをＤ−ＲＡＭの回路動作に伴って電気的に接
続するための制御回路２２の概略図、第４図は前記制御
回路２２の動作タイミングとＤ−ＲＡＭの回路動作の動
作タイミングを示したタイミングチャートである。
Ａ、ＩＯＢをＤ−ＲＡＭの回路動作に伴って電気的に接
続するための制御回路２２の概略図、第４図は前記制御
回路２２の動作タイミングとＤ−ＲＡＭの回路動作の動
作タイミングを示したタイミングチャートである。
第３図に示すように、本実施例では、電源電位配線９Ａ
と９８をＤ−ＲＡＭの回路動作に合せて接続しまた個々
に分離するために、それらの間に能動素子であるＰチャ
ネルＭ Ｉ ５ＦＥＴ２３を設けている。接地電位配線
１０ＡとＩＯＢをＤ−ＲＡＭの回路動作に合せて接続し
、また個々に分離するために、それらの間に能動素子で
あるＮチャネルＭＩＳＦＥＴ２４を設けている。Ｐチャ
ネルＭ Ｉ ５ＦＥＴ２３は、第１図に点線で囲み符号
２３を付して示したように、半導体チップ１上のポンデ
ィングパッド７Ａ、７Ｂからの遠端部に設（ブである。
と９８をＤ−ＲＡＭの回路動作に合せて接続しまた個々
に分離するために、それらの間に能動素子であるＰチャ
ネルＭ Ｉ ５ＦＥＴ２３を設けている。接地電位配線
１０ＡとＩＯＢをＤ−ＲＡＭの回路動作に合せて接続し
、また個々に分離するために、それらの間に能動素子で
あるＮチャネルＭＩＳＦＥＴ２４を設けている。Ｐチャ
ネルＭ Ｉ ５ＦＥＴ２３は、第１図に点線で囲み符号
２３を付して示したように、半導体チップ１上のポンデ
ィングパッド７Ａ、７Ｂからの遠端部に設（ブである。
ＰチャネルＭ Ｉ Ｓ Ｆ Ｅ Ｔ ２３は、電源電位
配線９Ａのポンディングパッド７Ａから見た線路長及び
電源電位配線９Ｂのポンディングパッド７Ｂから見た線
路長が最も長くなる部分に設けである。換言すれば、Ｐ
チャネルＭ［５ＦＥＴ２３は、電熱電位配線９Ａ、９Ｂ
のボンディングバッドアＡ、７Ｂから見たインピーダン
スが最も大きくなる部分に設けである。
配線９Ａのポンディングパッド７Ａから見た線路長及び
電源電位配線９Ｂのポンディングパッド７Ｂから見た線
路長が最も長くなる部分に設けである。換言すれば、Ｐ
チャネルＭ［５ＦＥＴ２３は、電熱電位配線９Ａ、９Ｂ
のボンディングバッドアＡ、７Ｂから見たインピーダン
スが最も大きくなる部分に設けである。
ポンディングパッド７Ａと７Ｂは、図示していないが、
それぞれに接続されるボンディングワイヤを通してパッ
ケージの同一のリードに接続されている。したがって、
ＰチャネルＭＩＳＦＥＴ２３の導通状態においては、ポ
ンディングパッド７Ａ、７ＢからＰチャネルＭ Ｉ ５
ＦＥＴ２３までの間の電源電位配線９Ａと９Ｂは並列接
続になる。
それぞれに接続されるボンディングワイヤを通してパッ
ケージの同一のリードに接続されている。したがって、
ＰチャネルＭＩＳＦＥＴ２３の導通状態においては、ポ
ンディングパッド７Ａ、７ＢからＰチャネルＭ Ｉ ５
ＦＥＴ２３までの間の電源電位配線９Ａと９Ｂは並列接
続になる。
すなわち、インピーダンスが低減される。一方、Ｐチャ
ネルＭ Ｉ ５ＦＥＴ２３の非導通時には、電源電位配
線９Ａと９Ｂは、電気的に個々に分離される。
ネルＭ Ｉ ５ＦＥＴ２３の非導通時には、電源電位配
線９Ａと９Ｂは、電気的に個々に分離される。
ＮチャネルＭ Ｉ Ｓ ＦＥＴ２４は、第１図に点線で
囲み符号２４を付して示したように、ポンディングパッ
ド７Ｃ，７Ｄから遠端部にある。すなわち、ポンディン
グパッド７Ｃ２７Ｄから見た接地電位配線１０Ａ及びＩ
ＯＢの線路インピーダンス゛ が最も太き（なる位置に
設けである。ポンディングパッド７Ｃ１７Ｄは、ボンデ
ィングワイヤを通して同一のリードに接続されているた
め、ＮチャネルＭ Ｉ ５ＦＥＴ２４の導通時には接地
電位配線１０ＡとＩＯＢは並列接続となる。すなわち、
インピーダンスが低減される。一方、ＮチャネルＭｆ
Ｓ ＦＥＴ２４の非導通時には、接地電位配線１０Ａと
ＩＯＢは、個々に分離されろ。
囲み符号２４を付して示したように、ポンディングパッ
ド７Ｃ，７Ｄから遠端部にある。すなわち、ポンディン
グパッド７Ｃ２７Ｄから見た接地電位配線１０Ａ及びＩ
ＯＢの線路インピーダンス゛ が最も太き（なる位置に
設けである。ポンディングパッド７Ｃ１７Ｄは、ボンデ
ィングワイヤを通して同一のリードに接続されているた
め、ＮチャネルＭ Ｉ ５ＦＥＴ２４の導通時には接地
電位配線１０ＡとＩＯＢは並列接続となる。すなわち、
インピーダンスが低減される。一方、ＮチャネルＭｆ
Ｓ ＦＥＴ２４の非導通時には、接地電位配線１０Ａと
ＩＯＢは、個々に分離されろ。
第３図に示したＰチャネルＭＩ ５ＦＥＴ２３とＮチャ
ネルＭＩＳＦＥＴ２４は１周辺回路（タイミング回路）
２内に設けである制御回路２２によって制御される。な
お、第３図に示した出力バッファ回路８内のＰチャネル
ＭＩＳＦＥＴ２０とＮチャネルＭＩＳＦＥＴ２１は、出
力バッファ回路８の最終出力段のＭＩＳＦＥＴである。
ネルＭＩＳＦＥＴ２４は１周辺回路（タイミング回路）
２内に設けである制御回路２２によって制御される。な
お、第３図に示した出力バッファ回路８内のＰチャネル
ＭＩＳＦＥＴ２０とＮチャネルＭＩＳＦＥＴ２１は、出
力バッファ回路８の最終出力段のＭＩＳＦＥＴである。
次に、第４図を用いて前記φ１、φ２１石信号のタイミ
ングを説明する。
ングを説明する。
第４図において、ＲＡＳはロウアドレスストローブ信号
、στ下はカラムアドレスストローブ信号、Ｄｏｕｊは
出力バッファ回路８の出力信号、φ電は制御回路２２か
ら出力されるＰチャネルＭＩＳＦＥＴ２３の制御信号、
φ２は制御回路２２から出力されるＮチャネルＭＩＳＦ
ＥＴ２４の制御信号、Ｔ７は出力バッファ回路８を制御
するために制御回路２２から出力される制御信号である
。なお、制御回路２２は、ＣＡＳ系の信号によって制御
されるようになっている。また、信号ＲＡＳ。
、στ下はカラムアドレスストローブ信号、Ｄｏｕｊは
出力バッファ回路８の出力信号、φ電は制御回路２２か
ら出力されるＰチャネルＭＩＳＦＥＴ２３の制御信号、
φ２は制御回路２２から出力されるＮチャネルＭＩＳＦ
ＥＴ２４の制御信号、Ｔ７は出力バッファ回路８を制御
するために制御回路２２から出力される制御信号である
。なお、制御回路２２は、ＣＡＳ系の信号によって制御
されるようになっている。また、信号ＲＡＳ。
ＣＡＳ、φ３はロウアクティブ（ｌｏｗ ａｃｔｉｖｅ
）であり、信号φ１．φ２はハイアクティブ（ｈｉｇｈ
ａｃｔ、１ｖｅ）である。
）であり、信号φ１．φ２はハイアクティブ（ｈｉｇｈ
ａｃｔ、１ｖｅ）である。
信号φ、は、信号ｉがロウレベルに立ち下がる以前すな
わち出力バッファ回路８が動作する以前ではロウレベル
である。したがって、信号φ１によって制御されるＰチ
ャネルＭＩＳＦＥＴ２３は、出力バッファ回路８が動作
する以前では導通状態であり、電源電位配線９Ａと９Ｂ
を並列接続してそれらのインピーダンスを低減させてい
る。
わち出力バッファ回路８が動作する以前ではロウレベル
である。したがって、信号φ１によって制御されるＰチ
ャネルＭＩＳＦＥＴ２３は、出力バッファ回路８が動作
する以前では導通状態であり、電源電位配線９Ａと９Ｂ
を並列接続してそれらのインピーダンスを低減させてい
る。
信号φ２は、信号ｉＴがロウレベルに立ち下がる以前で
はハイレベルである。したがって、信号φ２によって制
御されるＮチャネルＭＩＳＦＥＴ２４は、出力バッファ
回路８が動作する以前では導通状態であり、接地電位配
ａｔＯＡとＩＯＢを並列接続してそれらのインピーダン
スを低減している。
はハイレベルである。したがって、信号φ２によって制
御されるＮチャネルＭＩＳＦＥＴ２４は、出力バッファ
回路８が動作する以前では導通状態であり、接地電位配
ａｔＯＡとＩＯＢを並列接続してそれらのインピーダン
スを低減している。
信号φ３がハイレベルからロウレベルに立ち下がる以前
に、信号φ、はハイレベルに立ち上がり。
に、信号φ、はハイレベルに立ち上がり。
信号φ２はロウレベルに立ち下がる。このため。
出力バッファ回路８の動作時にはＰチャネルＭＩＳ Ｆ
Ｅ Ｔ ２３が非導通状態とされて、電源電位配線１
−９Ａと９Ｂを個々に分離する。同様に、出力バッファ
回路８の動作時にはＮチャネルＭＩＳＦＥＴ２４が非導
通状態とされて、接地電位配線１０ＡとＩＯＢが個々に
分離される。信号ｉτがロウレベルにある間すなわち出
力バッファ回路８が回路動作を行っている間は、信号φ
、はハイレベルとされてＰチャネルＭＩ ５ＦＥＴ２３
を非導通状態に保持し、信号φ２はロウレベルとされて
ＮチャネルＭＩ ５ＦＥＴ２４を非導通状態に保持する
。
Ｅ Ｔ ２３が非導通状態とされて、電源電位配線１
−９Ａと９Ｂを個々に分離する。同様に、出力バッファ
回路８の動作時にはＮチャネルＭＩＳＦＥＴ２４が非導
通状態とされて、接地電位配線１０ＡとＩＯＢが個々に
分離される。信号ｉτがロウレベルにある間すなわち出
力バッファ回路８が回路動作を行っている間は、信号φ
、はハイレベルとされてＰチャネルＭＩ ５ＦＥＴ２３
を非導通状態に保持し、信号φ２はロウレベルとされて
ＮチャネルＭＩ ５ＦＥＴ２４を非導通状態に保持する
。
信号もがロウレベルからハイレベルに立ち上って出力バ
ッファ回路８の回路動作が終了した後に、信号φ、は再
びハイレベルにされてＰチャネルＭＩ Ｓ ＦＥＴ２３
を導通状態とする。信号φ２は口ウレベルとされてＮチ
ャネルＭＩＳＦＥＴ２４を導通状態とする。
ッファ回路８の回路動作が終了した後に、信号φ、は再
びハイレベルにされてＰチャネルＭＩ Ｓ ＦＥＴ２３
を導通状態とする。信号φ２は口ウレベルとされてＮチ
ャネルＭＩＳＦＥＴ２４を導通状態とする。
次に１回路動作と電源電位配線９Ａ及び９Ｂを流れる電
流波形を説明する。
流波形を説明する。
第５図は電源電位配線９Ａと９Ｂを流れる電流波形の概
略図である。
略図である。
第５図に示すように、信号ＲＡＳ及びＣＡＳが半導体チ
ップ１内に取り込まれて出力バッファ回路８以外の回路
が動作すると、その回路動作に伴う電流が増大する。し
かし、出力バッファ回路８が回路動作をする以前では、
電源電位配線９Ａと９Ｂが並列接続されてインピーダン
スが低減されているため、電源電位配線９Ａが接続して
いる回路すなわち出力バッファ回路８以外の回路が動作
することによる＠源電位配Ｍ９Ａの電位降下及び接地電
位配線１０Ａの電位上昇が低減される。すなわち、電源
電位配線９Ａの電位は略電′ｇ電位■ＣＣ例えば５■に
保持される。言換えれば、電源電位配線９Ａ及び接地電
位配線１０Ａに重畳するノイズが低減されて、それら配
線９Ａ、１０Ａに接続しているデコーダ回路３．４等の
誤動作、すなわちアドレスを誤って取り込むことがなく
なる。
ップ１内に取り込まれて出力バッファ回路８以外の回路
が動作すると、その回路動作に伴う電流が増大する。し
かし、出力バッファ回路８が回路動作をする以前では、
電源電位配線９Ａと９Ｂが並列接続されてインピーダン
スが低減されているため、電源電位配線９Ａが接続して
いる回路すなわち出力バッファ回路８以外の回路が動作
することによる＠源電位配Ｍ９Ａの電位降下及び接地電
位配線１０Ａの電位上昇が低減される。すなわち、電源
電位配線９Ａの電位は略電′ｇ電位■ＣＣ例えば５■に
保持される。言換えれば、電源電位配線９Ａ及び接地電
位配線１０Ａに重畳するノイズが低減されて、それら配
線９Ａ、１０Ａに接続しているデコーダ回路３．４等の
誤動作、すなわちアドレスを誤って取り込むことがなく
なる。
また、センスアンプ回路５の読み出エラーがなくなり、
情報の正確な読み出しがなされる。
情報の正確な読み出しがなされる。
アドレスの取り込み、微小信号を読み出すセンスアンプ
回路の回路動作が終って後、出力バッファ回路８が動作
した時点では電１ｌｌｉ位配線９Ｂを流れる電流が増大
する。
回路の回路動作が終って後、出力バッファ回路８が動作
した時点では電１ｌｌｉ位配線９Ｂを流れる電流が増大
する。
この出力バッファ８の動作時には電ｇ電位配ＩＩ＆９Ａ
と９Ｂ及び接地電位配線１０ＡとＩＯＢが個々に分離さ
れているため、 １１１ｇ電位配ａ９Ａの電位及び接地
電位配線１０Ａの電位は、所定の電位に保持される。し
たがって、出力バッファ回路８の回路動作によってそれ
以外の回路が誤動作をすることがない。
と９Ｂ及び接地電位配線１０ＡとＩＯＢが個々に分離さ
れているため、 １１１ｇ電位配ａ９Ａの電位及び接地
電位配線１０Ａの電位は、所定の電位に保持される。し
たがって、出力バッファ回路８の回路動作によってそれ
以外の回路が誤動作をすることがない。
一方、出力バッファ回路８の非動作時に電源電位配ｆｉ
９Ａと９Ｂ及び接地電位配Ａ１１０Ａ、１０Ｂを並列接
続してインピーダンスを低減するようにしたことにより
、配線９Ａ、９Ｂ、ｌＯＡ、１０Ｂに要する領域を縮小
することができる。換言す九ば、半導体チップ１の大き
さを縮小することができる。
９Ａと９Ｂ及び接地電位配Ａ１１０Ａ、１０Ｂを並列接
続してインピーダンスを低減するようにしたことにより
、配線９Ａ、９Ｂ、ｌＯＡ、１０Ｂに要する領域を縮小
することができる。換言す九ば、半導体チップ１の大き
さを縮小することができる。
以上、説明したように、本実施例によれば、次の効果を
得ることができる。
得ることができる。
（１）出力バッファ回路８の回路動作時に電源電位配線
９Ａと９Ｂを分離し、接地電位配線１０ＡとＩＯＢを分
離するようにしたので、出力バッファ回路８の回路動作
によってｆｆｔ源電位配線９Ａの電位が降下することが
なく、また接地電位配線ＩＯＡの電位が上昇することが
ない。すなわち、出力バッファ回路８の回路動作によっ
て発生したノイズが出力バラフッ回路８以外の回路に加
ることがないので、出力バッファ回路８以外の回路例え
ばデコーダ回路３，４．センスアンプ回路５の回路動作
の信頼性を向上することができる。
９Ａと９Ｂを分離し、接地電位配線１０ＡとＩＯＢを分
離するようにしたので、出力バッファ回路８の回路動作
によってｆｆｔ源電位配線９Ａの電位が降下することが
なく、また接地電位配線ＩＯＡの電位が上昇することが
ない。すなわち、出力バッファ回路８の回路動作によっ
て発生したノイズが出力バラフッ回路８以外の回路に加
ることがないので、出力バッファ回路８以外の回路例え
ばデコーダ回路３，４．センスアンプ回路５の回路動作
の信頼性を向上することができる。
（２）出力バッファ回路８の動作期間以外では、電ｇ電
位配ａ９Ａと９Ｂとを並列接続し、また接地電位配線１
０ＡとＩＯＢを並列接続したので、それらの線路インピ
ーダンスを低減することができる。
位配ａ９Ａと９Ｂとを並列接続し、また接地電位配線１
０ＡとＩＯＢを並列接続したので、それらの線路インピ
ーダンスを低減することができる。
（３）前記（２）により、デコーダ３．４．センスアン
プ５等の動作マージンを大きくすることができる。
プ５等の動作マージンを大きくすることができる。
（４）前記（２）により、電源電位配線９Ａ、９Ｂ及び
接地電位配置！ＩＯＡ、ＩＯＢの線路幅を縮小すること
ができる。このことから、半導体チップ１の大きさを縮
小することができる。
接地電位配置！ＩＯＡ、ＩＯＢの線路幅を縮小すること
ができる。このことから、半導体チップ１の大きさを縮
小することができる。
（４）多ビット出力メモリでは、出力バッファ回路８用
の電源電位配線９Ｂ及び接地電位配線１０Ｂが１ビツト
出カメモリより太くなっているため。
の電源電位配線９Ｂ及び接地電位配線１０Ｂが１ビツト
出カメモリより太くなっているため。
出力バッファ回路８の非動作時に電源電位配線９Ａと９
Ｂを並列接続し、また接地電位配線１０Ａと１０Ｂを並
列接続することにより、さらに線路インピーダンスを低
減することができる。
Ｂを並列接続し、また接地電位配線１０Ａと１０Ｂを並
列接続することにより、さらに線路インピーダンスを低
減することができる。
以上１本発明を実施例にもとすき具体的に説明したが１
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。
例えば、ｔｔＨｇｆｆｉ位配線９Ｂは出力バッファ回路
８だけでなく例えばアドレスデコーダ回路４に接続して
電ｇ電位Ｖｃｃを給供するようにしてもよいにの場合、
出力バッファ回路８とアドレスデコーダ回路４以外の回
路に電源電位配線９Ａで電源電位Ｖｃｃを給供するよう
にする。すなわち、電源電位９Ａと９Ｂにどの回路を接
続するかは、種々変更可能である。接地電位配線１０Ａ
と１０Ｂも同様である。
８だけでなく例えばアドレスデコーダ回路４に接続して
電ｇ電位Ｖｃｃを給供するようにしてもよいにの場合、
出力バッファ回路８とアドレスデコーダ回路４以外の回
路に電源電位配線９Ａで電源電位Ｖｃｃを給供するよう
にする。すなわち、電源電位９Ａと９Ｂにどの回路を接
続するかは、種々変更可能である。接地電位配線１０Ａ
と１０Ｂも同様である。
また、ＰチャネルＭＩＳＦＥＴ２３．ＮチャネルＭＬＳ
ＦＥＴ２４に替えて、ダイオード形態に接続したＰチャ
ネルＭＩＳＦＥＴ、ＮチャネルＭＩＳＦＥＴを設けても
よく、あるいはＰ−Ｎ接合ダイオードを設けてもよい。
ＦＥＴ２４に替えて、ダイオード形態に接続したＰチャ
ネルＭＩＳＦＥＴ、ＮチャネルＭＩＳＦＥＴを設けても
よく、あるいはＰ−Ｎ接合ダイオードを設けてもよい。
このような場合、制御回路２２は不要になる。
また、電源電位配４＠９Ａ、９Ｂ及び接地電位配線１０
Ａ、ＩＯＢは、第６図に示したように、それぞれが半導
体チップ１の周辺を周回するように延在させてもよい。
Ａ、ＩＯＢは、第６図に示したように、それぞれが半導
体チップ１の周辺を周回するように延在させてもよい。
なお、第６図は、第１図に示した半導体チップ１と異る
半導体チップ１の平面図である。
半導体チップ１の平面図である。
本願において開示される発明のうち代開的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
て得られる効果を簡単に説明すれば、下記のとおりであ
る。
すなわち、出力バッファ回路の回路動作に伴って発生す
るノイズが他の回路に加らないようにすることができる
６また。配線領域を縮小して半導体チップの大きさを低
減することができる。
るノイズが他の回路に加らないようにすることができる
６また。配線領域を縮小して半導体チップの大きさを低
減することができる。
第１図は半導体チップの概略図、
第２図は半導体チップ内の回路のブロック図、第３図は
電源電位配線及び接地電位配線の接続状態を回路動作に
伴って制御する制御回路の概略図。 第４図は第３図に示した制御回路の動作タイミングとＤ
−ＲＡＭの回路動作の動作タイミングを示したタイミン
グチャート、 第５図は電源電位配線を流れる電流の波形の概略図、 第６図は第１図の半導体チップと異る配線レイアウトの
半導体チップの概略図である。 図中、１・・・半導体基板、２，３，４．５・・・周辺
回路、６・・メモリセルアレイ、７．７Ａ、７Ｂ。 ７Ｃ１７Ｄ・・・ポンディングパッド、８・・・出力バ
ッファ回路、９Ａ＋ 、９Ａ２．９Ｂ＋ 、９Ｂ２・・
・電源電位Ｖｅｃ用配線、１０Ａ＋ 、１０Ａ２．１０
Ｂ＋ 、１０Ｂ２・・・接地電位Ｖ ｓ ｓ用配線、１
１・・・周辺回路群、１２．１５・・クロックジェネレ
ータ。 １３・・・ロウアドレスラッチ、１４・・・カラムアド
レスランチ、１６・・ライトクロックジェネレータ、１
７・・・データ入力ランチ、１８・・・ＣＡＳ信号入力
回路、１９−ＷＥ信号入力回路、２０，２１，２３．２
４・・・Ｍ Ｉ Ｓ ＦＥＴ、２２・・・制御回路。
電源電位配線及び接地電位配線の接続状態を回路動作に
伴って制御する制御回路の概略図。 第４図は第３図に示した制御回路の動作タイミングとＤ
−ＲＡＭの回路動作の動作タイミングを示したタイミン
グチャート、 第５図は電源電位配線を流れる電流の波形の概略図、 第６図は第１図の半導体チップと異る配線レイアウトの
半導体チップの概略図である。 図中、１・・・半導体基板、２，３，４．５・・・周辺
回路、６・・メモリセルアレイ、７．７Ａ、７Ｂ。 ７Ｃ１７Ｄ・・・ポンディングパッド、８・・・出力バ
ッファ回路、９Ａ＋ 、９Ａ２．９Ｂ＋ 、９Ｂ２・・
・電源電位Ｖｅｃ用配線、１０Ａ＋ 、１０Ａ２．１０
Ｂ＋ 、１０Ｂ２・・・接地電位Ｖ ｓ ｓ用配線、１
１・・・周辺回路群、１２．１５・・クロックジェネレ
ータ。 １３・・・ロウアドレスラッチ、１４・・・カラムアド
レスランチ、１６・・ライトクロックジェネレータ、１
７・・・データ入力ランチ、１８・・・ＣＡＳ信号入力
回路、１９−ＷＥ信号入力回路、２０，２１，２３．２
４・・・Ｍ Ｉ Ｓ ＦＥＴ、２２・・・制御回路。
Claims (1)
- 【特許請求の範囲】 １、半導体チップ上に設けられている全てのＭＩＳＦＥ
Ｔを複数の群に分け、その群内のそれぞれのＭＩＳＦＥ
Ｔに接続する電源電位配線あるいは接地電位配線を前記
ＭＩＳＦＥＴの群ごとに分けて設け、それら電源電位配
線あるいは接地電位配線を半導体チップ上の外部端子に
接続し、第１群の電源電位配線と第２群の電源電位配線
の間又は第１群の接地電位配線と第２群の接地電位配線
の間を能動素子で接続したことを特徴とする半導体集積
回路装置。 ２、前記第１群は出力バッファ回路を有し、前記第２群
は出力バッファ回路以外の回路を有していることを特徴
とする特許請求の範囲第１項記載の半導体集積回路装置
。 ３、前記能動素子は、出力バッファ回路の動作時に第１
群と第２群の電源電位配線または接地電位配線を個々に
分離し、出力バッファ回路の非動作時に第１群と第２群
の電源電位配線または接地電位配線の間を接続すること
を特徴とする特許請求の範囲第１項記載の半導体集積回
路装置。 ４、前記半導体集積回路装置は、半導体記憶装置である
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61119247A JPS62276867A (ja) | 1986-05-26 | 1986-05-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61119247A JPS62276867A (ja) | 1986-05-26 | 1986-05-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62276867A true JPS62276867A (ja) | 1987-12-01 |
Family
ID=14756602
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61119247A Pending JPS62276867A (ja) | 1986-05-26 | 1986-05-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62276867A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228362A (ja) * | 1988-06-10 | 1990-01-30 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPH04213868A (ja) * | 1990-12-11 | 1992-08-04 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
-
1986
- 1986-05-26 JP JP61119247A patent/JPS62276867A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0228362A (ja) * | 1988-06-10 | 1990-01-30 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置 |
| JPH04213868A (ja) * | 1990-12-11 | 1992-08-04 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
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