JPH04213868A - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPH04213868A
JPH04213868A JP2401226A JP40122690A JPH04213868A JP H04213868 A JPH04213868 A JP H04213868A JP 2401226 A JP2401226 A JP 2401226A JP 40122690 A JP40122690 A JP 40122690A JP H04213868 A JPH04213868 A JP H04213868A
Authority
JP
Japan
Prior art keywords
gnd
semiconductor integrated
line
output buffer
integrated circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2401226A
Other languages
English (en)
Inventor
Mitsuru Hosokawa
細川　満
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC IC Microcomputer Systems Co Ltd filed Critical NEC IC Microcomputer Systems Co Ltd
Priority to JP2401226A priority Critical patent/JPH04213868A/ja
Publication of JPH04213868A publication Critical patent/JPH04213868A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
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    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に入出力バッファ及び内部回路に供給する電源線に関
する。
【０００２】
【従来の技術】従来の半導体集積回路は、図３に示すよ
うに、入出力バッファ及び内部回路の‘Ｈ’レベルを供
給する電源線２１と、入出力バッファ及び内部回路の‘
Ｌ’レベルを供給する接地（ＧＮＤ）線２２と、入力バ
ッファ２３と、出力バッファ２４と、内部回路２５とを
有している。
【０００３】
【発明が解決しようとする課題】このような従来の電源
・ＧＮＤ線２１，２２では、出力バッファ２４が複数個
同時にレベル変化した場合、この出力バッファ２４の貫
通電流及び半導体集積回路の端子の充放電電流がＧＮＤ
線２２に流れる為、ＧＮＤ線２２の電位が上昇し、それ
がスレッシュホールド電圧以上になると、入力バッファ
２３及び内部回路２５の高レベル（Ｈレベル），低レベ
ル（Ｌレベル）の判定が狂い、誤動作を引きおこすとい
う問題点があった。
【０００４】本発明の目的は、前記問題点を解決し、一
時的な大電流によって他の回路が誤動作を引きおこすこ
とのないようにした半導体集積回路を提供することにあ
る。
【０００５】
【課題を解決するための手段】本発明の半導体集積回路
の構成は、半導体集積回路チップ上に、出力バッファの
第１の接地線と、少なくとも入力バッファに用いられる
第２の接地線と、前記第１，第２の接地線間を接続・非
接続制御する複数のトランジスタとを設けたことを特徴
とする。
【０００６】
【実施例】図１は本発明の一実施例半導体集積回路のチ
ップを示す平面図である。
【０００７】図１において、本実施例では、入力バッフ
ァ１３，出力バッファ１４，及び内部回路１５へ電源を
供給する電源線１１と、入力バッファ１３及び内部回路
１５用の接地（ＧＮＤ）線１２と、出力バッファ１４用
の接地（ＧＮＤ）線１６を半導体集積回路のチップ上に
形成し、さらに、出力バッファ１４用のＧＮＤ線１６と
入力バッファ１３及び内部回路１５用のＧＮＤ線１２の
接続・非接続の制御を行なうＰｃｈトランジスタ１７を
形成する。
【０００８】多数配列されたＰｃｈトランジスタ１７は
、ソース，ドレインをそれぞれ出力バッファ１４用ＧＮ
Ｄ線１６，入力バッファ１３及び内部回路１５用ＧＮＤ
線１２に接続し、ゲートを出力バッファ１４用ＧＮＤ線
１６に接続する。
【０００９】このようにＰｃｈトランジスタ１７を接続
しておくことにより、複数個の出力バッファ１４が同時
に変化し、出力バッファ１４の貫通電流及び充放電電流
が出力バッファ１４のＧＮＤ線１６に流れ、電位がＰｃ
ｈトランジスタ１７のスレッシュホールド以上に上昇し
た場合、このＰｃｈトランジスタ１７はＯＦＦ状態とな
り、出力バッファ１４のＧＮＤ線１６と、入力バッファ
１３及び内部回路１５のＧＮＤ線１２との接続が切断さ
れ、入力バッファ１３及び内部回路１５を構成する多数
のトランジスタのスレッシュホールドが出力バッファ１
４の変化に伴い、変動することはない。
【００１０】図２は図１の半導体集積回路チップの一例
を拡大して示した平面図である。
【００１１】図２において、本実施例は、出力バッファ
１４のＧＮＤ線１６と、入力バッファ１３及び内部回路
１５のＧＮＤ線１２との間には、多数のＰチャネル・ト
ランジスタ１７が接続されており（図中では一個だけ示
されている）、また角の連絡線３１を介して両ＧＮＤ線
１２，１６が短絡しており、ＧＮＤ線１２は角の部分で
パッド３０に接続されている。
【００１２】通常トランジスタ１７は導通しているが、
ＧＮＤ線１６に出力バッファ１４の充放電電流が流れる
と、電位差からトランジスタ１７は非導通（ＯＦＦ）状
態となり、これらトランジスタ１７を介してＧＮＤ線１
２へ直接充放電電流が流れず、一部は連絡線３１を介し
て流れ込むことが考えられるが、パッド３０の電位はほ
ぼ一定であるので、ＧＮＤ線１２への影響は無視し得る
程小さい。
【００１３】尚、入力バッファ１３，出力バッファ１４
は、いずれも２個のＰチャネル・トランジスタと２個の
Ｎチャネル・トランジスタを有する。また、出力バッフ
ァ１４の一端はＧＮＤ線１６に接続され、入力バッファ
１３の一端はＧＮＤ線１２に接続されている。
【００１４】以上のように、本発明によれば、出力バッ
ファのＧＮＤ線と入力バッファ及び内部回路用のＧＮＤ
線との接続・非接続を制御するトランジスタを備えてい
るから、出力バッファのＧＮＤ線の電位が制御トランジ
スタのスレッシュホールドを超えて上昇した時には出力
バッファと入力バッファ及び内部回路のＧＮＤ線が各々
独立することができる。
【００１５】
【発明の効果】以上説明したように、本発明は、半導体
集積回路内チップの出力バッファと入力バッファ及び内
部回路とのＧＮＤ線を、出力バッファのＧＮＤ線の電位
によって各々独立させることにより、入力バッファ及び
内部回路を構成するトランジスタのスレッシュホールド
を変動させないようにした為、誤動作を防止する効果が
ある。
【図面の簡単な説明】
【図１】本発明の一実施例の半導体集積回路のチップを
示す平面図である。
【図２】図１のチップの一部を拡大して示した平面図で
ある。
【図３】従来例としての半導体集積回路のチップを示す
平面図である。
【符号の説明】
１１，２１　　　　入出力バッファ及び内部回路の電源
線１２，２２　　　　入力バッファ及び内部回路のＧＮ
Ｄ線１３，２３　　　　入力バッファ １４，２４　　　　出力バッファ １５，２５　　　　内部回路 １６　　　　出力バッファのＧＮＤ線 １７　　　　Ｐチャネル・トランジスタ３０　　　　パ
ッド ３１　　　　連絡線

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】　　半導体集積回路チップ上に、出力バッ
    ファの第１の接地線と、少なくとも入力バッファに用い
    られる第２の接地線と、前記第１，第２の接地線間を接
    続・非接続制御する複数のトランジスタとを設けたこと
    を特徴とする半導体集積回路。
JP2401226A 1990-12-11 1990-12-11 半導体集積回路 Pending JPH04213868A (ja)

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JP2401226A JPH04213868A (ja) 1990-12-11 1990-12-11 半導体集積回路

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JP2401226A JPH04213868A (ja) 1990-12-11 1990-12-11 半導体集積回路

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JPH04213868A true JPH04213868A (ja) 1992-08-04

Family

ID=18511070

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JP2401226A Pending JPH04213868A (ja) 1990-12-11 1990-12-11 半導体集積回路

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62276867A (ja) * 1986-05-26 1987-12-01 Hitachi Vlsi Eng Corp 半導体集積回路装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62276867A (ja) * 1986-05-26 1987-12-01 Hitachi Vlsi Eng Corp 半導体集積回路装置

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Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 19970603