JP3212030B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP3212030B2 JP3212030B2 JP13024598A JP13024598A JP3212030B2 JP 3212030 B2 JP3212030 B2 JP 3212030B2 JP 13024598 A JP13024598 A JP 13024598A JP 13024598 A JP13024598 A JP 13024598A JP 3212030 B2 JP3212030 B2 JP 3212030B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置内部の論理回路の出力を、半導体集積回路装置のウエ
ハー製造後に変更できるようにした半導体集積回路装置
に関するものである。
置内部の論理回路の出力を、半導体集積回路装置のウエ
ハー製造後に変更できるようにした半導体集積回路装置
に関するものである。
【０００２】
【従来の技術】従来の一例を図２に示す。１０１，１０
３，１０５はＰｃｈＭＯＳＦＥＴで、１０２，１０４，
１０６はＮｃｈＭＯＳＦＥＴである。１１１，１１２，
１１３はＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴから
なるインバータ論理回路で、入力に対し反対の論理が出
力される。１２０，１２３は入力および出力で、半導体
集積回路装置内の他の回路、場合によっては外部の他の
回路に接続されることもある。
３，１０５はＰｃｈＭＯＳＦＥＴで、１０２，１０４，
１０６はＮｃｈＭＯＳＦＥＴである。１１１，１１２，
１１３はＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴから
なるインバータ論理回路で、入力に対し反対の論理が出
力される。１２０，１２３は入力および出力で、半導体
集積回路装置内の他の回路、場合によっては外部の他の
回路に接続されることもある。
【０００３】入力１２０に対する出力１２３は、インバ
ータ論理回路１１１の出力１２２あるいはインバータ論
理回路１１２の出力１２１のうちどちらかを、インバー
タ論理回路１１３の入力１２４に接続することにより論
理を変更できる。図２の場合、インバータ論理回路１１
１の出力１２２をインバータ論理回路１１３の入力１２
４に接続すると、入力１２０に対し出力１２３は同じ論
理を出力する。インバータ論理回路１１２の出力１２１
をインバータ論理回路１１３の入力１２４に接続する
と、入力１２０に対し出力１２３は逆の論理を出力す
る。
ータ論理回路１１１の出力１２２あるいはインバータ論
理回路１１２の出力１２１のうちどちらかを、インバー
タ論理回路１１３の入力１２４に接続することにより論
理を変更できる。図２の場合、インバータ論理回路１１
１の出力１２２をインバータ論理回路１１３の入力１２
４に接続すると、入力１２０に対し出力１２３は同じ論
理を出力する。インバータ論理回路１１２の出力１２１
をインバータ論理回路１１３の入力１２４に接続する
と、入力１２０に対し出力１２３は逆の論理を出力す
る。
【０００４】これらを半導体集積回路装置内で達成する
には、あらかじめ別々に配線用のマスクを準備して、半
導体集積回路装置のウエハー製造にて、それぞれ違う論
理の半導体集積回路装置を製造していた。
には、あらかじめ別々に配線用のマスクを準備して、半
導体集積回路装置のウエハー製造にて、それぞれ違う論
理の半導体集積回路装置を製造していた。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うにあらかじめ別々に配線用のマスクを準備して、半導
体集積回路装置のウエハー製造にて、それぞれ違う論理
の半導体集積回路装置を製造した場合、配線マスクをあ
らかじめ別に準備するコストがかかるという課題があっ
た。またチップ製造後には変更できないため、受注後の
ウエハー製造では時間がかかるという課題があった。さ
らに受注後迅速に製品を納入するには、あらかじめそれ
ぞれの論理の違う製品を作成しておく必要があり、管理
上あるいは売れ残り等の発生の問題があった。
うにあらかじめ別々に配線用のマスクを準備して、半導
体集積回路装置のウエハー製造にて、それぞれ違う論理
の半導体集積回路装置を製造した場合、配線マスクをあ
らかじめ別に準備するコストがかかるという課題があっ
た。またチップ製造後には変更できないため、受注後の
ウエハー製造では時間がかかるという課題があった。さ
らに受注後迅速に製品を納入するには、あらかじめそれ
ぞれの論理の違う製品を作成しておく必要があり、管理
上あるいは売れ残り等の発生の問題があった。
【０００６】
【課題を解決するための手段】そこで、本発明の目的は
従来のこのような課題を解決するため、要求される入出
力の状態により、半導体集積回路装置内部の論理回路の
出力を、半導体集積回路装置のウエハー製造後に変更で
きるような回路構成にした。
従来のこのような課題を解決するため、要求される入出
力の状態により、半導体集積回路装置内部の論理回路の
出力を、半導体集積回路装置のウエハー製造後に変更で
きるような回路構成にした。
【０００７】
【発明の実施の形態】回路上、半導体集積回路装置のウ
エハー製造後に配線のダイオードザッピング等でショー
ト、またはレーザーカット等によるオープンで論理を変
更できるようにした。ここでダイオードザッピングと
は、ダイオードの電流の流れない方向に高い電圧をかけ
て強制的に電流を流し、ダイオードをショート破壊させ
ることである。
エハー製造後に配線のダイオードザッピング等でショー
ト、またはレーザーカット等によるオープンで論理を変
更できるようにした。ここでダイオードザッピングと
は、ダイオードの電流の流れない方向に高い電圧をかけ
て強制的に電流を流し、ダイオードをショート破壊させ
ることである。
【０００８】
【実施例】図１は本発明の実施例である。以下にこの発
明の実施例を図１に基づいて説明する。２０１，２０
３，２０５はＰｃｈＭＯＳＦＥＴで、２０２，２０４，
２０６はＮｃｈＭＯＳＦＥＴである。２１１，２１２，
２１３はＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴから
なるインバータ論理回路で、入力に対し反対の論理が出
力される。２２０，２２３は入力および出力で、半導体
集積回路装置内の他の回路、場合によっては外部の他の
回路に接続されることもある。２３２はカット用の配線
パターンで、ここをレーザーカット等でオープンにする
ことにより、論理を変更できる。２３１はカット用の配
線パターン２３２をオープンにしない場合に、入力２２
０に対し出力２２３を正常に動作させるための論理確定
用の抵抗である。
明の実施例を図１に基づいて説明する。２０１，２０
３，２０５はＰｃｈＭＯＳＦＥＴで、２０２，２０４，
２０６はＮｃｈＭＯＳＦＥＴである。２１１，２１２，
２１３はＰｃｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴから
なるインバータ論理回路で、入力に対し反対の論理が出
力される。２２０，２２３は入力および出力で、半導体
集積回路装置内の他の回路、場合によっては外部の他の
回路に接続されることもある。２３２はカット用の配線
パターンで、ここをレーザーカット等でオープンにする
ことにより、論理を変更できる。２３１はカット用の配
線パターン２３２をオープンにしない場合に、入力２２
０に対し出力２２３を正常に動作させるための論理確定
用の抵抗である。
【０００９】まず、カット用の配線パターン２３２をオ
ープンにしない場合について説明する。インバータ論理
回路２１１の出力によって次段のインバータ論理回路２
１２が制御され、インバータ論理回路２１１とインバー
タ論理回路２１２は逆の論理が出力される。インバータ
論理回路２１１とインバータ論理回路２１２両方の出力
が、インバータ論理回路２１３に接続されることになる
が、抵抗２３１がインバータ論理回路２１１とインバー
タ論理回路２１３との間にはいるため、２１２の出力が
優先されることになる。すなわちインバータ論理回路２
１２の出力でインバータ論理回路２１３は制御されるた
め、入力２２０に対し出力２２３は反対の論理が出力さ
れる。
ープンにしない場合について説明する。インバータ論理
回路２１１の出力によって次段のインバータ論理回路２
１２が制御され、インバータ論理回路２１１とインバー
タ論理回路２１２は逆の論理が出力される。インバータ
論理回路２１１とインバータ論理回路２１２両方の出力
が、インバータ論理回路２１３に接続されることになる
が、抵抗２３１がインバータ論理回路２１１とインバー
タ論理回路２１３との間にはいるため、２１２の出力が
優先されることになる。すなわちインバータ論理回路２
１２の出力でインバータ論理回路２１３は制御されるた
め、入力２２０に対し出力２２３は反対の論理が出力さ
れる。
【００１０】次に、カット用の配線パターン２３２をオ
ープンにした場合について説明する。インバータ論理回
路２１２の出力は何も接続されていないので、インバー
タ論理回路２１１の出力でインバータ論理回路２１３は
制御される。よって入力２２０に対し出力２２３は、同
じ論理が出力される。以上、カット用の配線パターン２
３２の状態によって論理を変更できる。
ープンにした場合について説明する。インバータ論理回
路２１２の出力は何も接続されていないので、インバー
タ論理回路２１１の出力でインバータ論理回路２１３は
制御される。よって入力２２０に対し出力２２３は、同
じ論理が出力される。以上、カット用の配線パターン２
３２の状態によって論理を変更できる。
【００１１】図３は、ダイオードザッピングを用いた場
合の、実施例を示している。３０１，３０３，３０５は
ＰｃｈＭＯＳＦＥＴで、３０２，３０４，３０６はＮｃ
ｈＭＯＳＦＥＴである。３１１，３１２，３１３はＰｃ
ｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴからなるインバー
タ論理回路で、入力に対し反対の論理が出力される。３
２０，３２３は入力および出力で、半導体集積回路装置
内の他の回路、場合によっては外部の他の回路に接続さ
れることもある。３３２はショート用のダイオードで、
半導体集積回路装置の内部から外部に接続される端子３
２１，３２２から強制的に電流を流し、端子３２１，３
２２間をショートすることにより論理を変更できる。３
３１はショート用ダイオード３３２をショートした場合
に、入力３２０に対し出力３２３を正常に動作させるた
めの論理確定用の抵抗である。
合の、実施例を示している。３０１，３０３，３０５は
ＰｃｈＭＯＳＦＥＴで、３０２，３０４，３０６はＮｃ
ｈＭＯＳＦＥＴである。３１１，３１２，３１３はＰｃ
ｈＭＯＳＦＥＴとＮｃｈＭＯＳＦＥＴからなるインバー
タ論理回路で、入力に対し反対の論理が出力される。３
２０，３２３は入力および出力で、半導体集積回路装置
内の他の回路、場合によっては外部の他の回路に接続さ
れることもある。３３２はショート用のダイオードで、
半導体集積回路装置の内部から外部に接続される端子３
２１，３２２から強制的に電流を流し、端子３２１，３
２２間をショートすることにより論理を変更できる。３
３１はショート用ダイオード３３２をショートした場合
に、入力３２０に対し出力３２３を正常に動作させるた
めの論理確定用の抵抗である。
【００１２】ここではまず、ショート用ダイオード３３
２をショートした場合について説明する。インバータ論
理回路３１１の出力によって次段のインバータ論理回路
３１２が制御され、インバータ論理回路３１１とインバ
ータ論理回路３１２は逆の論理が出力される。インバー
タ論理回路３１１とインバータ論理回路３１２両方の出
力が、インバータ論理回路３１３に接続されることにな
るが、抵抗３３１がインバータ論理回路３１１ととイン
バータ論理回路３１３の間にはいるため、３１２の出力
が優先されることになる。すなわちインバータ論理回路
３１２の出力でインバータ論理回路３１３は制御される
ため、入力３２０に対し出力３２３は反対の論理が出力
される。
２をショートした場合について説明する。インバータ論
理回路３１１の出力によって次段のインバータ論理回路
３１２が制御され、インバータ論理回路３１１とインバ
ータ論理回路３１２は逆の論理が出力される。インバー
タ論理回路３１１とインバータ論理回路３１２両方の出
力が、インバータ論理回路３１３に接続されることにな
るが、抵抗３３１がインバータ論理回路３１１ととイン
バータ論理回路３１３の間にはいるため、３１２の出力
が優先されることになる。すなわちインバータ論理回路
３１２の出力でインバータ論理回路３１３は制御される
ため、入力３２０に対し出力３２３は反対の論理が出力
される。
【００１３】次に、ショート用ダイオード３３２をショ
ートしない場合について説明する。インバータ論理回路
３１２の出力は何も接続されていないことになるので、
インバータ論理回路３１１の出力でインバータ論理回路
３１３は制御される。よって入力３２０に対し出力３２
３は、同じ論理が出力される。以上、ショート用ダイオ
ード３３２の状態によって論理を変更できる。
ートしない場合について説明する。インバータ論理回路
３１２の出力は何も接続されていないことになるので、
インバータ論理回路３１１の出力でインバータ論理回路
３１３は制御される。よって入力３２０に対し出力３２
３は、同じ論理が出力される。以上、ショート用ダイオ
ード３３２の状態によって論理を変更できる。
【００１４】図４は、本発明の半導体集積回路装置を用
いた応用回路例である。４０１は本発明の半導体集積回
路装置で、半導体集積回路装置の外部から内部への入力
端子４１０，４１１，４１２，４１３の状態により、半
導体集積回路装置の内部から外部への出力端子４１４を
ＨＩＧＨ／ＬＯＷに制御し、半導体集積回路装置の外部
のＰｃｈＭＯＳＦＥＴ４０５あるいは半導体集積回路装
置の外部のＮｃｈＭＯＳＦＥＴ４０６をＯＮ／ＯＦＦす
ることにより、半導体集積回路装置の外部のその他の回
路４０４への電源を制御できる。ここで４０３は半導体
集積回路装置の内部の回路で図１または図３の回路で構
成されており、４０２は半導体集積回路装置の内部のそ
の他の回路で、半導体集積回路装置の外部から内部への
入力端子４１０，４１１，４１２，４１３の状態による
論理出力を、半導体集積回路装置の内部の回路４０３に
出力する。
いた応用回路例である。４０１は本発明の半導体集積回
路装置で、半導体集積回路装置の外部から内部への入力
端子４１０，４１１，４１２，４１３の状態により、半
導体集積回路装置の内部から外部への出力端子４１４を
ＨＩＧＨ／ＬＯＷに制御し、半導体集積回路装置の外部
のＰｃｈＭＯＳＦＥＴ４０５あるいは半導体集積回路装
置の外部のＮｃｈＭＯＳＦＥＴ４０６をＯＮ／ＯＦＦす
ることにより、半導体集積回路装置の外部のその他の回
路４０４への電源を制御できる。ここで４０３は半導体
集積回路装置の内部の回路で図１または図３の回路で構
成されており、４０２は半導体集積回路装置の内部のそ
の他の回路で、半導体集積回路装置の外部から内部への
入力端子４１０，４１１，４１２，４１３の状態による
論理出力を、半導体集積回路装置の内部の回路４０３に
出力する。
【００１５】半導体集積回路装置の外部のＰｃｈＭＯＳ
ＦＥＴ４０５を用いて、半導体集積回路装置の外部から
内部への入力端子４１０，４１１，４１２，４１３の状
態により半導体集積回路装置の外部のその他の回路４０
４に電源を供給するには、半導体集積回路装置の内部か
ら外部への出力端子４１４をＬＯＷレベルにする必要が
ある。つぎに半導体集積回路装置の外部のＮｃｈＭＯＳ
ＦＥＴ４０６を用いて、半導体集積回路装置の外部から
内部への入力端子４１０，４１１，４１２，４１３の状
態により半導体集積回路装置の外部のその他の回路４０
４に電源を供給するには、半導体集積回路装置の内部か
ら外部への出力端子４１４をＨＩＧＨレベルにする必要
がある。
ＦＥＴ４０５を用いて、半導体集積回路装置の外部から
内部への入力端子４１０，４１１，４１２，４１３の状
態により半導体集積回路装置の外部のその他の回路４０
４に電源を供給するには、半導体集積回路装置の内部か
ら外部への出力端子４１４をＬＯＷレベルにする必要が
ある。つぎに半導体集積回路装置の外部のＮｃｈＭＯＳ
ＦＥＴ４０６を用いて、半導体集積回路装置の外部から
内部への入力端子４１０，４１１，４１２，４１３の状
態により半導体集積回路装置の外部のその他の回路４０
４に電源を供給するには、半導体集積回路装置の内部か
ら外部への出力端子４１４をＨＩＧＨレベルにする必要
がある。
【００１６】本応用回路例では、半導体集積回路装置の
ウエハー製造後に、半導体集積回路装置の内部の回路４
０３の内部をレーザーカットやダイオードザッピングす
ることで、半導体集積回路装置の外部のＰｃｈＭＯＳＦ
ＥＴ４０５，半導体集積回路装置の外部のＮｃｈＭＯＳ
ＦＥＴ４０６どちらでも使用することができる。図１及
び図３に示した実施例では、レーザーカットやダイオー
ドザッピングで半導体集積回路装置内部の論理回路の出
力を、半導体集積回路装置のウエハー製造後に変更でき
るようにしたが、これは１例であり、本発明の構成をこ
れに限定する趣旨ではなく、半導体集積回路装置内部の
論理回路の出力を、半導体集積回路装置のウエハー製造
後に変更できれば、本発明は有効である。
ウエハー製造後に、半導体集積回路装置の内部の回路４
０３の内部をレーザーカットやダイオードザッピングす
ることで、半導体集積回路装置の外部のＰｃｈＭＯＳＦ
ＥＴ４０５，半導体集積回路装置の外部のＮｃｈＭＯＳ
ＦＥＴ４０６どちらでも使用することができる。図１及
び図３に示した実施例では、レーザーカットやダイオー
ドザッピングで半導体集積回路装置内部の論理回路の出
力を、半導体集積回路装置のウエハー製造後に変更でき
るようにしたが、これは１例であり、本発明の構成をこ
れに限定する趣旨ではなく、半導体集積回路装置内部の
論理回路の出力を、半導体集積回路装置のウエハー製造
後に変更できれば、本発明は有効である。
【００１７】図１及び図３に示した実施例では、半導体
集積回路装置内部の論理回路の出力を、半導体集積回路
装置のウエハー製造後に変更できるように、論理確定用
の抵抗２３１または３３１を用いたが、これは１例であ
り、本発明の構成をこれに限定する趣旨ではなく、半導
体集積回路装置内部の論理回路の出力を、半導体集積回
路装置のウエハー製造後に変更できように回路が構成さ
れていれば、本発明は有効である。
集積回路装置内部の論理回路の出力を、半導体集積回路
装置のウエハー製造後に変更できるように、論理確定用
の抵抗２３１または３３１を用いたが、これは１例であ
り、本発明の構成をこれに限定する趣旨ではなく、半導
体集積回路装置内部の論理回路の出力を、半導体集積回
路装置のウエハー製造後に変更できように回路が構成さ
れていれば、本発明は有効である。
【００１８】図４に示した応用回路例では、半導体集積
回路装置内部の論理回路の出力を、半導体集積回路装置
のウエハー製造後に変更できるように、レーザーカット
やダイオードザッピングで変更する部分が、半導体集積
回路装置の出力の部分であったが、これは1例であり、
本発明の構成をこれに限定する趣旨ではなく、半導体集
積回路装置の内部であればどこでも有効である。
回路装置内部の論理回路の出力を、半導体集積回路装置
のウエハー製造後に変更できるように、レーザーカット
やダイオードザッピングで変更する部分が、半導体集積
回路装置の出力の部分であったが、これは1例であり、
本発明の構成をこれに限定する趣旨ではなく、半導体集
積回路装置の内部であればどこでも有効である。
【００１９】本発明は、半導体集積回路装置内部の論理
回路の出力を、半導体集積回路装置のウエハー製造後に
変更できれば有効で、応用回路にこだわる必要はない。
本実施例では、Ｃ−ＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｌ
ｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｅ
ｒ）回路で半導体集積回路装置内部を構成したが、バイ
ポーラトランジスタなどいかなるデバイスで構成するこ
とも可能であり、実現は容易である。
回路の出力を、半導体集積回路装置のウエハー製造後に
変更できれば有効で、応用回路にこだわる必要はない。
本実施例では、Ｃ−ＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｌ
ｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｅ
ｒ）回路で半導体集積回路装置内部を構成したが、バイ
ポーラトランジスタなどいかなるデバイスで構成するこ
とも可能であり、実現は容易である。
【００２０】
【発明の効果】要求される入出力の形態により、半導体
集積回路装置内部の論理回路の出力を、半導体集積回路
装置のウエハー製造後に変更できるような回路構成にす
ることにより、あらかじめ別々に配線用のマスクを準備
するコストがかからない。またチップ製造後に変更でき
るため、受注前にウエハーを製造しておき受注からの製
造時間を短縮できる。さらに受注後迅速に製品を納入す
るために、あらかじめそれぞれの論理の違う製品を作成
しておく必要がないので、管理上あるいは売れ残り等の
発生の問題がない。
集積回路装置内部の論理回路の出力を、半導体集積回路
装置のウエハー製造後に変更できるような回路構成にす
ることにより、あらかじめ別々に配線用のマスクを準備
するコストがかからない。またチップ製造後に変更でき
るため、受注前にウエハーを製造しておき受注からの製
造時間を短縮できる。さらに受注後迅速に製品を納入す
るために、あらかじめそれぞれの論理の違う製品を作成
しておく必要がないので、管理上あるいは売れ残り等の
発生の問題がない。
【図１】本発明の半導体集積回路装置の実施例を示した
説明図である。
説明図である。
【図２】従来の半導体集積回路装置を示した説明図であ
る。
る。
【図３】本発明の半導体集積回路装置の他の例を示した
説明図である。
説明図である。
【図４】本発明の半導体集積回路装置を用いた応用回路
の実施例を示した説明図である。
の実施例を示した説明図である。
１０１， １０３，１０５，２０１，２０３，２０５，
３０１，３０３，３０５ ＰｃｈＭＯＳＦ
ＥＴ １０２，１０４，１０６，２０２，２０４，２０６，３
０２，３０４，３０６ＮｃｈＭＯＳＦＥＴ １１１， １１２，１１３，２１１，２１２，２１３，
３１１，３１２，３１３ インバータ論理
回路 １２０，１２４，２２０，３２０ 入力 １２１，１２２，１２３，２２３，３２３ 出力 ３２１，３２２ 半導体集
積回路装置の内部から外部に接続される端子 ４１０，４１１，４１２，４１３ 半導体集
積回路装置の外部から内部への入力端子 ４１４ 半導体集積回路装置の内部か
ら外部への出力端子 ２３２ カット用の配線パターン ３３２ ショート用ダイオード ２３１，３３１ 論理確定用の抵抗 ４０１ 半導体集積回路装置 ４０２，４０３ 半導体集積回路装置の内部回
路 ４０４ 半導体集積回路装置の外部の
その他の回路 ４０５ 半導体集積回路装置の外部の
ＰｃｈＭＯＳＦＥＴ ４０６ 半導体集積回路装置の外部の
ＮｃｈＭＯＳＦＥＴ
３０１，３０３，３０５ ＰｃｈＭＯＳＦ
ＥＴ １０２，１０４，１０６，２０２，２０４，２０６，３
０２，３０４，３０６ＮｃｈＭＯＳＦＥＴ １１１， １１２，１１３，２１１，２１２，２１３，
３１１，３１２，３１３ インバータ論理
回路 １２０，１２４，２２０，３２０ 入力 １２１，１２２，１２３，２２３，３２３ 出力 ３２１，３２２ 半導体集
積回路装置の内部から外部に接続される端子 ４１０，４１１，４１２，４１３ 半導体集
積回路装置の外部から内部への入力端子 ４１４ 半導体集積回路装置の内部か
ら外部への出力端子 ２３２ カット用の配線パターン ３３２ ショート用ダイオード ２３１，３３１ 論理確定用の抵抗 ４０１ 半導体集積回路装置 ４０２，４０３ 半導体集積回路装置の内部回
路 ４０４ 半導体集積回路装置の外部の
その他の回路 ４０５ 半導体集積回路装置の外部の
ＰｃｈＭＯＳＦＥＴ ４０６ 半導体集積回路装置の外部の
ＮｃｈＭＯＳＦＥＴ
Claims (1)
- 【請求項１】 少なくとも二つの回路ブロックと、 該回路ブロックの間に設けられ、二つのダイオードが一
方の同一極性端子同士接続されたダイオードであり、前
記二つのダイオードの他の極性の端子には、それぞれ外
部から信号を入力するための制御電極を設けられた、外
部からの操作によって任意に切断可能な接続回路とを有
し、 該制御電極に電圧が印加されることによって、該ダイオ
ードは短絡されるように構成され、 外部からの操作によって該接続回路が切断されたときに
は、前記二つの回路ブロック間の接続が切断されること
を特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13024598A JP3212030B2 (ja) | 1998-05-13 | 1998-05-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13024598A JP3212030B2 (ja) | 1998-05-13 | 1998-05-13 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11330253A JPH11330253A (ja) | 1999-11-30 |
| JP3212030B2 true JP3212030B2 (ja) | 2001-09-25 |
Family
ID=15029618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13024598A Expired - Lifetime JP3212030B2 (ja) | 1998-05-13 | 1998-05-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3212030B2 (ja) |
-
1998
- 1998-05-13 JP JP13024598A patent/JP3212030B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11330253A (ja) | 1999-11-30 |
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