JPH0644769A - 不揮発メモリ基板 - Google Patents
不揮発メモリ基板Info
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- JPH0644769A JPH0644769A JP4243453A JP24345392A JPH0644769A JP H0644769 A JPH0644769 A JP H0644769A JP 4243453 A JP4243453 A JP 4243453A JP 24345392 A JP24345392 A JP 24345392A JP H0644769 A JPH0644769 A JP H0644769A
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Abstract
(57)【要約】
【目的】書き込み禁止信号用の端子と電池の端子との短
絡を防止する。 【構成】切り換え回路３を電池２で覆うように基板11に
実装する。さらにベアチップのＳＲＡＭ21を直接基板上
に実装してＳＲＡＭベアチップ21の全周囲を封止用の絶
縁性樹脂24で覆う。
絡を防止する。 【構成】切り換え回路３を電池２で覆うように基板11に
実装する。さらにベアチップのＳＲＡＭ21を直接基板上
に実装してＳＲＡＭベアチップ21の全周囲を封止用の絶
縁性樹脂24で覆う。
Description
【０００１】
【産業上の利用分野】本発明は不揮発メモリ基板に関す
る。
る。
【０００２】
【従来の技術】従来より、様々な機器には、機器本体の
電源が切れても保持したいデータを記憶する機能を有す
る不揮発メモリ基板が内蔵されて使用されている。かか
る不揮発メモリ基板の回路を示す図１において、スタテ
ィックＲＡＭ（以後、ＳＲＡＭと記す）１はアドレスバ
スＡ、データバスＤ、制御線Ｃを有し、アドレスバス
Ａ、データバスＤ、制御線Ｃを介して書き込み・読み込
みが行われ、書き込まれたデータはＳＲＡＭ１に記憶さ
れる。読み込み・書き込み動作時には、駆動用電源であ
る機器本体からの外部電源の電圧が電圧ＶCCとしてＳＲ
ＡＭ１に印加されるが、電圧ＶCCが印加されなくなると
ＳＲＡＭ１に記憶したデータは消滅するので、不揮発メ
モリ基板には、外部電源の電圧が所定値未満になっても
ＳＲＡＭ１に記憶したデータを保持させるためのＳＲＡ
Ｍ１のバックアップ用電池２が備えられている。切り換
え回路３は外部電源と電池２との電圧を入力し、機器の
外部電源電圧を検知して、外部電源の電圧が所定値以下
に下がった時に電池２の電圧をＳＲＡＭ１に印加させる
ようにする。また切り換え回路３は機器の電源が切られ
た時、外部電源の電圧が所定値未満に下がったときにＳ
ＲＡＭ１にローレベル「Ｌ」の書き込み禁止信号を出力
する機能を有する。
電源が切れても保持したいデータを記憶する機能を有す
る不揮発メモリ基板が内蔵されて使用されている。かか
る不揮発メモリ基板の回路を示す図１において、スタテ
ィックＲＡＭ（以後、ＳＲＡＭと記す）１はアドレスバ
スＡ、データバスＤ、制御線Ｃを有し、アドレスバス
Ａ、データバスＤ、制御線Ｃを介して書き込み・読み込
みが行われ、書き込まれたデータはＳＲＡＭ１に記憶さ
れる。読み込み・書き込み動作時には、駆動用電源であ
る機器本体からの外部電源の電圧が電圧ＶCCとしてＳＲ
ＡＭ１に印加されるが、電圧ＶCCが印加されなくなると
ＳＲＡＭ１に記憶したデータは消滅するので、不揮発メ
モリ基板には、外部電源の電圧が所定値未満になっても
ＳＲＡＭ１に記憶したデータを保持させるためのＳＲＡ
Ｍ１のバックアップ用電池２が備えられている。切り換
え回路３は外部電源と電池２との電圧を入力し、機器の
外部電源電圧を検知して、外部電源の電圧が所定値以下
に下がった時に電池２の電圧をＳＲＡＭ１に印加させる
ようにする。また切り換え回路３は機器の電源が切られ
た時、外部電源の電圧が所定値未満に下がったときにＳ
ＲＡＭ１にローレベル「Ｌ」の書き込み禁止信号を出力
する機能を有する。
【０００３】図２はこれらの機能の関係を示したタイミ
ングチャートであり、図２に基づいて不揮発性メモリ基
板の回路の動作を説明する。図２において、機器が動作
している間は、ＳＲＡＭ１のデータの書き込み、読み出
し動作の消費電力が大きいため、切り換え回路３によっ
て外部電源の電圧ａ（例えば＝５Ｖ）がＳＲＡＭ１に供
給される。この時、切り換え回路３からＳＲＡＭ１にハ
イレベル「Ｈ」の信号ｂが出力され、データの書き込
み、読み出しが許可される。時間t1で外部電源が切ら
れ、電圧ａが時間t2で所定値Vs以下に低下した時、切り
換え回路３によりＳＲＡＭ１の電源は電池２に切り換え
られ、ＳＲＡＭ１の電圧ＶCCは電圧Ｖbat に維持され
る。これによりＳＲＡＭ１に記憶したデータが保持され
る。また不揮発性メモリ基板では、基板を取り外して記
憶してあるデータを読み込むという作業をする場合があ
り、この場合、ＳＲＡＭ１のアドレス／データ端子の電
位が不安定になってしまうので、外部電源が切られた時
にはデータが破壊されないように切り換え回路３からロ
ーレベル「Ｌ」の書き込み禁止信号が出力され、ＳＲＡ
Ｍ１への書き込みが禁止される。
ングチャートであり、図２に基づいて不揮発性メモリ基
板の回路の動作を説明する。図２において、機器が動作
している間は、ＳＲＡＭ１のデータの書き込み、読み出
し動作の消費電力が大きいため、切り換え回路３によっ
て外部電源の電圧ａ（例えば＝５Ｖ）がＳＲＡＭ１に供
給される。この時、切り換え回路３からＳＲＡＭ１にハ
イレベル「Ｈ」の信号ｂが出力され、データの書き込
み、読み出しが許可される。時間t1で外部電源が切ら
れ、電圧ａが時間t2で所定値Vs以下に低下した時、切り
換え回路３によりＳＲＡＭ１の電源は電池２に切り換え
られ、ＳＲＡＭ１の電圧ＶCCは電圧Ｖbat に維持され
る。これによりＳＲＡＭ１に記憶したデータが保持され
る。また不揮発性メモリ基板では、基板を取り外して記
憶してあるデータを読み込むという作業をする場合があ
り、この場合、ＳＲＡＭ１のアドレス／データ端子の電
位が不安定になってしまうので、外部電源が切られた時
にはデータが破壊されないように切り換え回路３からロ
ーレベル「Ｌ」の書き込み禁止信号が出力され、ＳＲＡ
Ｍ１への書き込みが禁止される。
【０００４】外部電源が投入されて時間t3で外部電源の
電圧ａが所定値Vsを越えると切り換え回路３によりＳＲ
ＡＭ１の電源は外部電源に切り換えられ、さらに少し遅
れて信号ｂが「Ｈ」となった後、時間t4で書き込み禁止
が解除される。次に従来の不揮発メモリ基板について説
明する。図５は従来の不揮発メモリ基板10の外観を示
し、（Ａ）、（Ｂ）、（Ｃ）は夫々平面図、正面図、側
面図である。図５において、基板11上にはＳＯＰタイプ
のＳＲＡＭ１、ＩＣ化された切り換え回路３、電極端子
２ａ、２ｂを有するコイン型の電池２が配設されてい
る。そして電池２は電極端子２ａ、２ｂで基板11に半田
付けされ、ＳＲＡＭ１、切り換え回路３も夫々の端子で
基板11に半田付けされている。またＳＲＡＭ１は基板配
線パターンで形成されたアドレスバスＡ、データバス
Ｄ、信号線Ｃを介して基板11上に実装された各部品と接
続し、また同じく基板配線パターンを介して切り換え回
路３と接続している。基板11の端部には所定数の接続用
のピン12が立てられ、不揮発メモリ基板10は例えば機器
本体のソケット等に自由に抜き差し出来るようになって
いる。
電圧ａが所定値Vsを越えると切り換え回路３によりＳＲ
ＡＭ１の電源は外部電源に切り換えられ、さらに少し遅
れて信号ｂが「Ｈ」となった後、時間t4で書き込み禁止
が解除される。次に従来の不揮発メモリ基板について説
明する。図５は従来の不揮発メモリ基板10の外観を示
し、（Ａ）、（Ｂ）、（Ｃ）は夫々平面図、正面図、側
面図である。図５において、基板11上にはＳＯＰタイプ
のＳＲＡＭ１、ＩＣ化された切り換え回路３、電極端子
２ａ、２ｂを有するコイン型の電池２が配設されてい
る。そして電池２は電極端子２ａ、２ｂで基板11に半田
付けされ、ＳＲＡＭ１、切り換え回路３も夫々の端子で
基板11に半田付けされている。またＳＲＡＭ１は基板配
線パターンで形成されたアドレスバスＡ、データバス
Ｄ、信号線Ｃを介して基板11上に実装された各部品と接
続し、また同じく基板配線パターンを介して切り換え回
路３と接続している。基板11の端部には所定数の接続用
のピン12が立てられ、不揮発メモリ基板10は例えば機器
本体のソケット等に自由に抜き差し出来るようになって
いる。
【０００５】
【発明が解決しようとする課題】ところで、従来の不揮
発メモリ基板の切り換え回路３では、図６に示すように
書き込み禁止信号のＳＲＡＭ１への出力端子13が絶縁コ
ーティングされていない為、電池２の端子と同時に人の
指14で触れやすい。また前記出力端子13は外部電源の入
力端子、電池２の入力端子、及びＳＲＡＭ１への電圧Ｖ
CCの出力端子と近接しており、同様に、これらの端子と
前記出力端子13とを同時に人の指14で触れやすい。その
為、機器本体から不揮発メモリ基板10を抜いて運ぶよう
な時に、万が一、電池２の正の電極端子２ａとＳＲＡＭ
１の書き込み禁止信号用の端子13とを指14で一緒に触っ
た場合には、指14を介して電池２の正の電極端子２ａと
端子13とが短絡してしまい、信号ｂが「Ｈ」となってし
まう。したがってＳＲＡＭ１が書き込み可能状態となっ
てしまい、記憶保持したデータが消滅するという事故が
発生するおそれがあった。
発メモリ基板の切り換え回路３では、図６に示すように
書き込み禁止信号のＳＲＡＭ１への出力端子13が絶縁コ
ーティングされていない為、電池２の端子と同時に人の
指14で触れやすい。また前記出力端子13は外部電源の入
力端子、電池２の入力端子、及びＳＲＡＭ１への電圧Ｖ
CCの出力端子と近接しており、同様に、これらの端子と
前記出力端子13とを同時に人の指14で触れやすい。その
為、機器本体から不揮発メモリ基板10を抜いて運ぶよう
な時に、万が一、電池２の正の電極端子２ａとＳＲＡＭ
１の書き込み禁止信号用の端子13とを指14で一緒に触っ
た場合には、指14を介して電池２の正の電極端子２ａと
端子13とが短絡してしまい、信号ｂが「Ｈ」となってし
まう。したがってＳＲＡＭ１が書き込み可能状態となっ
てしまい、記憶保持したデータが消滅するという事故が
発生するおそれがあった。
【０００６】本発明ではこのような従来の課題に鑑みて
なされたもので、ＳＲＡＭ又は切り換え回路の書き込み
禁止信号用の端子と電池の端子との短絡を防止し、デー
タ消滅事故が起きない構造の不揮発メモリ基板を提供す
ることを目的とする。
なされたもので、ＳＲＡＭ又は切り換え回路の書き込み
禁止信号用の端子と電池の端子との短絡を防止し、デー
タ消滅事故が起きない構造の不揮発メモリ基板を提供す
ることを目的とする。
【０００７】
【課題を解決するための手段】このため本発明は、駆動
用電源から電圧が印加されて書き込み・読み出し動作を
行うスタティックＲＡＭと、該スタティックＲＡＭのバ
ックアップ用電池と、前記駆動用電源の電圧を検知し、
電圧が所定値以下に低下した時、スタティックＲＡＭに
電圧を印加する電源を駆動用電源からバックアップ用電
池に切り換え、書き込み禁止信号を前記スタティックＲ
ＡＭに出力する切り換え回路と、を基板上に備えた不揮
発メモリ基板において、前記スタティックＲＡＭ又は切
り換え回路のいずれか一方を、前記電池で覆って配設し
た構成とした。
用電源から電圧が印加されて書き込み・読み出し動作を
行うスタティックＲＡＭと、該スタティックＲＡＭのバ
ックアップ用電池と、前記駆動用電源の電圧を検知し、
電圧が所定値以下に低下した時、スタティックＲＡＭに
電圧を印加する電源を駆動用電源からバックアップ用電
池に切り換え、書き込み禁止信号を前記スタティックＲ
ＡＭに出力する切り換え回路と、を基板上に備えた不揮
発メモリ基板において、前記スタティックＲＡＭ又は切
り換え回路のいずれか一方を、前記電池で覆って配設し
た構成とした。
【０００８】また、駆動用電源から電圧が印加されて書
き込み・読み出し動作を行うスタティックＲＡＭと、該
スタティックＲＡＭのバックアップ用電池と、前記駆動
用電源の電圧を検知し、電圧が所定値以下に低下した
時、スタティックＲＡＭに電圧を印加する電源を駆動用
電源からバックアップ用電池に切り換え、書き込み禁止
信号を前記スタティックＲＡＭに出力する切り換え回路
と、を基板上に備えた不揮発メモリ基板において、前記
スタティックＲＡＭ及び切り換え回路の少なくとも一方
を、前記基板上にベアチップの状態で直接実装し、全周
囲を絶縁性樹脂で覆った構成とした。
き込み・読み出し動作を行うスタティックＲＡＭと、該
スタティックＲＡＭのバックアップ用電池と、前記駆動
用電源の電圧を検知し、電圧が所定値以下に低下した
時、スタティックＲＡＭに電圧を印加する電源を駆動用
電源からバックアップ用電池に切り換え、書き込み禁止
信号を前記スタティックＲＡＭに出力する切り換え回路
と、を基板上に備えた不揮発メモリ基板において、前記
スタティックＲＡＭ及び切り換え回路の少なくとも一方
を、前記基板上にベアチップの状態で直接実装し、全周
囲を絶縁性樹脂で覆った構成とした。
【０００９】また、駆動用電源から電圧が印加されて書
き込み・読み出し動作を行うスタティックＲＡＭと、該
スタティックＲＡＭのバックアップ用電池と、前記駆動
用電源の電圧を検知し、電圧が所定値以下に低下した
時、スタティックＲＡＭに電圧を印加する電源を駆動用
電源からバックアップ用電池に切り換え、書き込み禁止
信号を前記スタティックＲＡＭに出力する切り換え回路
と、を基板上に備えた不揮発メモリ基板において、前記
スタティックＲＡＭと切り換え回路のいずれか一方を電
池で覆って配設すると共に、もう一方を、基板上にベア
チップの状態で直接実装し、全周囲を絶縁性樹脂で覆っ
た構成としてもよい。
き込み・読み出し動作を行うスタティックＲＡＭと、該
スタティックＲＡＭのバックアップ用電池と、前記駆動
用電源の電圧を検知し、電圧が所定値以下に低下した
時、スタティックＲＡＭに電圧を印加する電源を駆動用
電源からバックアップ用電池に切り換え、書き込み禁止
信号を前記スタティックＲＡＭに出力する切り換え回路
と、を基板上に備えた不揮発メモリ基板において、前記
スタティックＲＡＭと切り換え回路のいずれか一方を電
池で覆って配設すると共に、もう一方を、基板上にベア
チップの状態で直接実装し、全周囲を絶縁性樹脂で覆っ
た構成としてもよい。
【００１０】
【作用】上記の構成によれば、スタティックＲＡＭ及び
切り換え回路の少なくともどちらか一方が電池で覆われ
ているので、書き込み禁止信号用の端子と電池の端子と
を指で同時に触れることがなくなり、書き込み禁止信号
用の端子と電池との短絡を防止することが可能となる。
切り換え回路の少なくともどちらか一方が電池で覆われ
ているので、書き込み禁止信号用の端子と電池の端子と
を指で同時に触れることがなくなり、書き込み禁止信号
用の端子と電池との短絡を防止することが可能となる。
【００１１】また、スタティックＲＡＭ及び切り換え回
路の少なくとも一方を基板上でベアチップの状態で直接
実装し、全周囲を絶縁性樹脂で覆った構成としたもので
は、前記短絡が防止され、しかも基板の大きさを小さく
することが可能となる。また、スタティックＲＡＭと切
り換え回路のいずれか一方を電池で覆って配設すると共
に、もう一方を、基板上にベアチップの状態で直接実装
し、全周囲を絶縁性樹脂で覆った構成としても、前記短
絡を防止することが可能となる。
路の少なくとも一方を基板上でベアチップの状態で直接
実装し、全周囲を絶縁性樹脂で覆った構成としたもので
は、前記短絡が防止され、しかも基板の大きさを小さく
することが可能となる。また、スタティックＲＡＭと切
り換え回路のいずれか一方を電池で覆って配設すると共
に、もう一方を、基板上にベアチップの状態で直接実装
し、全周囲を絶縁性樹脂で覆った構成としても、前記短
絡を防止することが可能となる。
【００１２】
【実施例】以下、本発明の実施例を図３〜４に基づいて
説明する。尚、図１、２、５、６と同一要素のものにつ
いては同一符号を付して説明は省略する。図３（Ａ）、
（Ｂ）、（Ｃ）は夫々第１実施例を示す平面図、正面
図、側面図である。図３において、ＳＲＡＭ（スタティ
ックＲＡＭ）１はＳＯＰ（small outline package)タイ
プの形状を有し、基板11に配設されて端子が部品面の基
板配線パターンに半田付けされている。尚、ＳＲＡＭ１
では、通常、書き込み禁止信号の出力端子と電源入力端
子とは離間した位置に配設されている。電池２は正負の
電極端子２ａ、２ｂを有するコイン型電池であり、切り
換え回路３を覆うようにして配設され、正負の電極端子
２ａ、２ｂが基板11に半田付けされて実装されている。
尚、コイン型電池は機器の小型化と接触防止に有効であ
るが、これに限らず、電池２は円柱型、ペーパー型であ
っも構わない。基板11上に実装された部品間の配線は基
板配線パターンにより行われ、基板11の表面は各部品の
端子部分を除いて絶縁レジスト等でコーティングされて
いる。
説明する。尚、図１、２、５、６と同一要素のものにつ
いては同一符号を付して説明は省略する。図３（Ａ）、
（Ｂ）、（Ｃ）は夫々第１実施例を示す平面図、正面
図、側面図である。図３において、ＳＲＡＭ（スタティ
ックＲＡＭ）１はＳＯＰ（small outline package)タイ
プの形状を有し、基板11に配設されて端子が部品面の基
板配線パターンに半田付けされている。尚、ＳＲＡＭ１
では、通常、書き込み禁止信号の出力端子と電源入力端
子とは離間した位置に配設されている。電池２は正負の
電極端子２ａ、２ｂを有するコイン型電池であり、切り
換え回路３を覆うようにして配設され、正負の電極端子
２ａ、２ｂが基板11に半田付けされて実装されている。
尚、コイン型電池は機器の小型化と接触防止に有効であ
るが、これに限らず、電池２は円柱型、ペーパー型であ
っも構わない。基板11上に実装された部品間の配線は基
板配線パターンにより行われ、基板11の表面は各部品の
端子部分を除いて絶縁レジスト等でコーティングされて
いる。
【００１３】かかる構成によれば、電池２で切り換え回
路３を覆うように基板11上に実装することにより、切り
換え回路３の書き込み禁止信号の出力端子が指で触りに
くくなり、不揮発メモリ基板10を機器本体のソケットに
抜き差しする時、あるいは不揮発メモリ基板10を持ち運
びするような時に、書き込み禁止信号の出力端子が外部
電源、電池２の端子、あるいはＳＲＡＭ１への電圧ＶCC
の出力端子と短絡して書き込み禁止が解除されることが
なく、データ消滅エラーの発生を防止することが出来
る。
路３を覆うように基板11上に実装することにより、切り
換え回路３の書き込み禁止信号の出力端子が指で触りに
くくなり、不揮発メモリ基板10を機器本体のソケットに
抜き差しする時、あるいは不揮発メモリ基板10を持ち運
びするような時に、書き込み禁止信号の出力端子が外部
電源、電池２の端子、あるいはＳＲＡＭ１への電圧ＶCC
の出力端子と短絡して書き込み禁止が解除されることが
なく、データ消滅エラーの発生を防止することが出来
る。
【００１４】尚、本実施例では、切り換え回路３を電池
２で覆うように基板に実装したが、これに限らず、ＳＲ
ＡＭ１を電池２で覆っても同様の効果が得られる。次に
第２実施例について説明する。このものは、切り換え回
路を電池で覆って配設すると共に、電池に近接したＳＲ
ＡＭをベアチップの状態にして直接基板上に実装したも
のである。
２で覆うように基板に実装したが、これに限らず、ＳＲ
ＡＭ１を電池２で覆っても同様の効果が得られる。次に
第２実施例について説明する。このものは、切り換え回
路を電池で覆って配設すると共に、電池に近接したＳＲ
ＡＭをベアチップの状態にして直接基板上に実装したも
のである。
【００１５】ベアチップはパッケージングされていない
状態のものであり、図４（Ａ）はＳＲＡＭベアチップ21
を基板11の所定の位置に配設した図であり、（Ｂ）は
（Ａ）の要部拡大図である。図４において、ＳＲＡＭベ
アチップ21は基板11の所定位置に配設され、基板配線パ
ターン22との間でワイヤ23で直接ワイヤボンディングに
より結線される。そして結線された後、（Ｂ）の点線で
示すようにＳＲＡＭベアチップ21の全周囲を封止用の絶
縁性樹脂24で覆う。
状態のものであり、図４（Ａ）はＳＲＡＭベアチップ21
を基板11の所定の位置に配設した図であり、（Ｂ）は
（Ａ）の要部拡大図である。図４において、ＳＲＡＭベ
アチップ21は基板11の所定位置に配設され、基板配線パ
ターン22との間でワイヤ23で直接ワイヤボンディングに
より結線される。そして結線された後、（Ｂ）の点線で
示すようにＳＲＡＭベアチップ21の全周囲を封止用の絶
縁性樹脂24で覆う。
【００１６】かかる構成によれば、切り換え回路３が電
池２で覆われ、ＳＲＡＭベアチップ21の全周囲も封止用
の絶縁性樹脂24で覆われるので、ＳＲＡＭベアチップ21
も指で直接触われなくなり、データ消滅エラーが全く発
生しなくなる。またＳＲＡＭをベアチップ21で実装すれ
ば不揮発メモリ基板の大きさも小さくすることが出来
る。従来のメモリ基板では、本体基板と不揮発メモリ基
板とを接続するソケットやコネクタを単体のパッケージ
ＩＣに合わせる為、規格よりもわずかに大きなソケット
やコネクタを使用せざるを得なかったが、ＳＲＡＭをベ
アチップ21で実装して不揮発メモリ基板の大きさを小さ
くすれば、このような従来の問題点も解消される。
池２で覆われ、ＳＲＡＭベアチップ21の全周囲も封止用
の絶縁性樹脂24で覆われるので、ＳＲＡＭベアチップ21
も指で直接触われなくなり、データ消滅エラーが全く発
生しなくなる。またＳＲＡＭをベアチップ21で実装すれ
ば不揮発メモリ基板の大きさも小さくすることが出来
る。従来のメモリ基板では、本体基板と不揮発メモリ基
板とを接続するソケットやコネクタを単体のパッケージ
ＩＣに合わせる為、規格よりもわずかに大きなソケット
やコネクタを使用せざるを得なかったが、ＳＲＡＭをベ
アチップ21で実装して不揮発メモリ基板の大きさを小さ
くすれば、このような従来の問題点も解消される。
【００１７】尚、第２実施例では、電極の接続にワイヤ
ボンディングを使った方法を例示したが、他のベアチッ
プ実装方法、例えばフリップチップ法やＴＡＢ（tape a
utomated bonding) 法でも同様の効果が得られる。ま
た、第２実施例では、電池に近接したＳＲＡＭをベアチ
ップの状態で基板上に実装したが、これに限らず、ＳＲ
ＡＭを電池で覆い、電池に近接した切り換え回路をベア
チップの状態で基板上に実装し、全周囲を絶縁性樹脂で
覆う構成としてもよいし、或いはＳＲＡＭと切り換え回
路を、共にベアチップの状態で基板上に実装し、全周囲
を絶縁性樹脂で覆う構成としてもよい。
ボンディングを使った方法を例示したが、他のベアチッ
プ実装方法、例えばフリップチップ法やＴＡＢ（tape a
utomated bonding) 法でも同様の効果が得られる。ま
た、第２実施例では、電池に近接したＳＲＡＭをベアチ
ップの状態で基板上に実装したが、これに限らず、ＳＲ
ＡＭを電池で覆い、電池に近接した切り換え回路をベア
チップの状態で基板上に実装し、全周囲を絶縁性樹脂で
覆う構成としてもよいし、或いはＳＲＡＭと切り換え回
路を、共にベアチップの状態で基板上に実装し、全周囲
を絶縁性樹脂で覆う構成としてもよい。
【００１８】
【発明の効果】以上説明したように本発明によれば、ス
タティックＲＡＭ及び切り換え回路のいずれか一方を電
池で覆うように基板上に実装することにより、書き込み
禁止信号用の端子と電池の端子との短絡が防止されるの
で、スタティックＲＡＭに記憶保持されたデータの消滅
エラーの発生を防止することが出来る。
タティックＲＡＭ及び切り換え回路のいずれか一方を電
池で覆うように基板上に実装することにより、書き込み
禁止信号用の端子と電池の端子との短絡が防止されるの
で、スタティックＲＡＭに記憶保持されたデータの消滅
エラーの発生を防止することが出来る。
【００１９】またスタティックＲＡＭ及び切り換え回路
の少なくとも一方を、前記基板上でベアチップの状態で
直接実装し、全周囲を絶縁性樹脂で覆っても、前記短絡
によるデータの消滅エラーの発生が防止され、且つ基板
の大きさも小さくすることが出来る。また、スタティッ
クＲＡＭと切り換え回路のいずれか一方を電池で覆って
配設すると共に、もう一方を、基板上にベアチップの状
態で直接実装し、全周囲を絶縁性樹脂で覆った構成とし
ても、前記短絡によるデータの消滅エラーの発生を完全
に防止することが出来る。
の少なくとも一方を、前記基板上でベアチップの状態で
直接実装し、全周囲を絶縁性樹脂で覆っても、前記短絡
によるデータの消滅エラーの発生が防止され、且つ基板
の大きさも小さくすることが出来る。また、スタティッ
クＲＡＭと切り換え回路のいずれか一方を電池で覆って
配設すると共に、もう一方を、基板上にベアチップの状
態で直接実装し、全周囲を絶縁性樹脂で覆った構成とし
ても、前記短絡によるデータの消滅エラーの発生を完全
に防止することが出来る。
【図１】不揮発メモリ基板の回路図。
【図２】図１のタイミングチャート。
【図３】本発明の第１実施例を示す外観図。
【図４】本発明の第２実施例を示す外観図。
【図５】従来の不揮発メモリ基板の外観図。
【図６】従来の説明図。
１ スタティックＲＡＭ（ＳＲＡＭ） ２ バックアップ用電池 ３ 切り換え回路 21 ＳＲＡＭベアチップ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 西 眞一 東京都日野市さくら町１番地 コニカ株式 会社内
Claims (3)
- 【請求項１】駆動用電源から電圧が印加されて書き込み
・読み出し動作を行うスタティックＲＡＭと、該スタテ
ィックＲＡＭのバックアップ用電池と、前記駆動用電源
の電圧を検知し、電圧が所定値以下に低下した時、スタ
ティックＲＡＭに電圧を印加する電源を駆動用電源から
バックアップ用電池に切り換え、書き込み禁止信号を前
記スタティックＲＡＭに出力する切り換え回路と、を基
板上に備えた不揮発メモリ基板において、 前記スタティックＲＡＭ又は切り換え回路のいずれか一
方を、前記電池で覆って配設した構成としたことを特徴
とする不揮発メモリ基板。 - 【請求項２】駆動用電源から電圧が印加されて書き込み
・読み出し動作を行うスタティックＲＡＭと、該スタテ
ィックＲＡＭのバックアップ用電池と、前記駆動用電源
の電圧を検知し、電圧が所定値以下に低下した時、スタ
ティックＲＡＭに電圧を印加する電源を駆動用電源から
バックアップ用電池に切り換え、書き込み禁止信号を前
記スタティックＲＡＭに出力する切り換え回路と、を基
板上に備えた不揮発メモリ基板において、 前記スタティックＲＡＭ及び切り換え回路の少なくとも
一方を、前記基板上にベアチップの状態で直接実装し、
全周囲を絶縁性樹脂で覆った構成としたことを特徴とす
る不揮発メモリ基板。 - 【請求項３】駆動用電源から電圧が印加されて書き込み
・読み出し動作を行うスタティックＲＡＭと、該スタテ
ィックＲＡＭのバックアップ用電池と、前記駆動用電源
の電圧を検知し、電圧が所定値以下に低下した時、スタ
ティックＲＡＭに電圧を印加する電源を駆動用電源から
バックアップ用電池に切り換え、書き込み禁止信号を前
記スタティックＲＡＭに出力する切り換え回路と、を基
板上に備えた不揮発メモリ基板において、 前記スタティックＲＡＭと切り換え回路のいずれか一方
を電池で覆って配設すると共に、もう一方を、基板上に
ベアチップの状態で直接実装し、全周囲を絶縁性樹脂で
覆ったことを特徴とする不揮発メモリ基板。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4243453A JPH0644769A (ja) | 1992-05-26 | 1992-09-11 | 不揮発メモリ基板 |
| US08/063,014 US5373478A (en) | 1992-05-26 | 1993-05-17 | Non-volatile memory board |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-133829 | 1992-05-26 | ||
| JP13382992 | 1992-05-26 | ||
| JP4243453A JPH0644769A (ja) | 1992-05-26 | 1992-09-11 | 不揮発メモリ基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0644769A true JPH0644769A (ja) | 1994-02-18 |
Family
ID=26468080
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4243453A Pending JPH0644769A (ja) | 1992-05-26 | 1992-09-11 | 不揮発メモリ基板 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5373478A (ja) |
| JP (1) | JPH0644769A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2489324B (en) * | 2011-03-21 | 2014-02-19 | Naked Energy Ltd | Solar energy converter |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5403782A (en) * | 1992-12-21 | 1995-04-04 | Sgs-Thomson Microelectronics, Inc. | Surface mountable integrated circuit package with integrated battery mount |
| US5798961A (en) * | 1994-08-23 | 1998-08-25 | Emc Corporation | Non-volatile memory module |
| US5815455A (en) * | 1997-09-19 | 1998-09-29 | International Business Machines Corporation | Power supply interface circuit providing nonvolatile storage with suitable operating and standby voltage levels |
| US5923611A (en) * | 1996-12-20 | 1999-07-13 | Micron Technology, Inc. | Memory having a plurality of external clock signal inputs |
| TW345685B (en) * | 1997-11-22 | 1998-11-21 | United Microelectronics Corp | Semiconductor device with wafer burn-in and method therefor |
| US5936876A (en) * | 1997-12-03 | 1999-08-10 | Lsi Logic Corporation | Semiconductor integrated circuit core probing for failure analysis |
| JP3533100B2 (ja) * | 1999-01-08 | 2004-05-31 | 松下電工株式会社 | タイムスイッチ |
| JP2006293657A (ja) * | 2005-04-11 | 2006-10-26 | Murata Mach Ltd | 電子機器 |
| US7500115B2 (en) * | 2005-06-03 | 2009-03-03 | Dell Products L.P. | Information handling system including a memory device capable of being powered by a battery |
| US7962776B2 (en) * | 2007-10-14 | 2011-06-14 | International Business Machines Corporation | Method and apparatus for detecting component removal while operating in a battery backup mode |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5144586A (en) * | 1988-12-22 | 1992-09-01 | Dallas Semiconductor Corporation | Apparatus and method for connecting electronic modules containing integrated circuits and backup batteries |
| US5251179A (en) * | 1991-03-29 | 1993-10-05 | At&T Bell Laboratories | Apparatus and method for extending battery life |
| US5274584A (en) * | 1991-05-06 | 1993-12-28 | Storage Technology Corporation | Solid state memory device having optical data connections |
| US5187564A (en) * | 1991-07-26 | 1993-02-16 | Sgs-Thomson Microelectronics, Inc. | Application of laminated interconnect media between a laminated power source and semiconductor devices |
-
1992
- 1992-09-11 JP JP4243453A patent/JPH0644769A/ja active Pending
-
1993
- 1993-05-17 US US08/063,014 patent/US5373478A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2489324B (en) * | 2011-03-21 | 2014-02-19 | Naked Energy Ltd | Solar energy converter |
| GB2489323B (en) * | 2011-03-21 | 2014-02-19 | Naked Energy Ltd | Heat transfer device |
| US9605875B2 (en) | 2011-03-21 | 2017-03-28 | Naked Energy Ltd | Hybrid solar collector |
| US9869491B2 (en) | 2011-03-21 | 2018-01-16 | Naked Energy Ltd | Heat transfer device |
Also Published As
| Publication number | Publication date |
|---|---|
| US5373478A (en) | 1994-12-13 |
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