KR910008222Y1

KR910008222Y1 - 정보 보관 회로

Info

Publication number: KR910008222Y1
Application number: KR2019860009587U
Authority: KR
Inventors: 서종호
Original assignee: 주식회사 금성사; 최근선
Priority date: 1986-07-04
Filing date: 1986-07-04
Publication date: 1991-10-12
Also published as: KR880002441U

Abstract

내용 없음.

Description

정보 보관 회로

제1도는 종래의 회로도.

제2도는 본 고안의 블록 다이어그램.

제3도는 본 고안의 회로도.

* 도면의 주요부분에 대한 부호의 설명

1 : 래치부 2 : 버퍼

M₁: 마이크로 프로세서 OR₁-OR₄: 오어게이트

I₁-I₂: 인버터

본 고안은 무접점 승강기 제어반에 공급되는 정보의 보관 및 색출에 관한 것으로, 특히 정전시의 스파이크성노이즈에 의해 보관된 데이터가 파괴되거나 변경되는 것을 방지하기 위한 정보 보관회로에 관한 것이다.

종래의 무접점 승강기의 제어반에 제공되는 운행정보의 보관회로에서는, 정전시의 스파이크성 노이즈가 정보용 데이터의 입력단으로 끼어들경우, 정보보관회로의 데이터 입력라인이 아이들(IDLE)상태에 있게 되면 래치부에는 오류 정보가 보관되어 승강기의 운행에 막대한 지장을 초래하게 된다.

즉, 제1도에 도시하는 바와같이, 1 바이트(BYTE)의 정보 보관용 래치부(1)로 구성된 종래의 회로는 마이크로프로세서(M₁)의 라이트 신호와 선택신호(CS)가 오어게이트(OR₁)를 통하여 래치부(1)의 단자(ST)에 입력될때, 래치부(1)는 마이크로 프로세서(M₁)의 데이터를 읽어들여 보관하게 된다.

또한, 마이크로 프로세서(M₁)의 리드신호와 칩 선택신호(CS)가 오어 게이트(OR₁)를 통하여 래치부(1)의 단자(DS)에 입력되면 래치부(1)는 보관된 정보를 색출하게 된다.

그런, 이러한 종래의 회로구성에서는 정전시의 스파이크성 충격등에 의해 래치부(1)에 보관된 정보가 파괴되거나 변경될 염려가 있으며, 특히 래치부(1)에 보관중인 데이터를 극히 짧은 시간내에 억세스하지 못하게 되면, 기존 데이터 라인에서 출발된 데이터와 충돌 현상을 빚을 우려가 있는 것이다.

본 고안은 이와같은 점을 감안하여 안출한 것으로, 데이터 래치부에서는 보관된 정보가 항시 출력되게 하고 정보색출시에는 데이터 버퍼를 통하여 해당 정보 출력되게 하므로서, 정전시나 데이터 억세스 시간에 구애받지 않는 안정된 정보를 무접점 승강기의 제어반으로 공급되게 하며, 데이터 버퍼에서 색출되는 정보를 마이크로프로세서의 정보 데이터와 비교시켜 오류정보 출력시에는 이를 즉시 고정할수 있도록 함에 본 고안의 목적이 있는 것이다.

이하 첨부도면에 의하여 본 고안의 구성을 설명하면 다음과 같다.

제2도는 본 고안의 개략적인 블록 다이어그램인 것으로, 통상의 래치부(1)와 마이크로 프로세서(M₁)의 사이에 데이터 버퍼(2)를 접속시켜, 마이크로 프로세서(M₁)의 제어신호의 조합에 따라 상기 래치부(1)와 데이터버퍼(2)가 제어됨을 나타낸다.

제3도는 본 고안의 구체적인 회로도로서, 마이크로 프로세서(M₁)로부터 입력된 데이터가 래치부(1)와 데이터 버퍼(2)를 통하여 승강기의 제어반으로 출력되게 접속시키고, 마이크로 프로세서(M₁)의 라이트 신호(WR)와 칩선택신호(CS)는 오어게이트(OR₃)에서 조합된후 인버터(I₁)를 통하여 래치부(1)의 단자(ST)로 입력되게 접속시키며, 상기 래치부(1)의 단자(DS)는 접지시켜 항상 액티브로우(active low)로 입력되게 한다.

또한 마이크로 프로세서(M₁)의 리드신호(RD)와 첩선택 신호(CS)를 오어게이트(OR₄)에서 조합시킨후 데이터 버퍼(2)의 단자(OE₁, OE₂)에 접속시킴에 있어, 단자(OE₂)에는 오어게이트(OR₄)의 출력신호가 인버터(I₂)를 통하여 입력되게 접속 구성시킨다.

도면중 미설명부호 Vcc는 데이터 버퍼의 동작전원 전압인 회로 공급전압이고, V_B는 래치부 백업(Back up)용 바테리 전압이다.

이와같이 구성된 본 고안의 작용 및 효과를 설명하면 다음과 같다.

제3도에서, 라이트 신호(WR) 및 칩선택 신호(CS)가 오어게이트(OR₃)와 인버터(I₁)를 통하여 래치부(1)의 단자(ST)에 입력되면, 래치부(1)는 마이크로 프로세서(M₁)로 부터 출력되는 1바이트의 정보용 데이터를 기억하고, 그의 출력단자(O₀-O₇)에서는 상기의 데이터를 데이터 버퍼(2)의 입력단(I₀-I₇)으로 상시 출력하게 된다.

이때, 래치부(1)의 단자(DS)에는 항상 액티브로우가 인가되므로 래치부(1)에 정보의 기입이 정확하게 되고, 또한 여기에 보관된 정보는 항시 출력되는 것이다.

한편, 리드신호(RD)와 칩선택신호(CS)가 오어게이트(OR₄)를 통하여 데이터 버퍼(2)의 단자(OE₁, OE₂)에 인가되면, 래치부(1)의 운행정보용 데이터가 데이터 버퍼(2)를 통하여 무접점 승강기 제어반으로 공급됨과 동시에 마이크로 프로세서(M₁)로 입력되므로, 정전시나 이상 신호 발생시 현재의 래치부(1)의 데이터와 마이크로 프로세서의 데이터와 일치성여부를 판별할수가 있다.

따라서, 이와같은 본 고안은 저용량의 바테리전원(V_B)으로도 래치부를 장기간 동안 백업(Back up)시킬수 있는 것이며, 래치부에 보관된 정보가 마이크로 프로세서에 의한 데이터의 기입 및 색출에 따른 영향과, 정전시나 이상 신호 발생에 따른 영향을 받지 않고 항상 정확한 정보를 승강기의 제어반으로 공급시킬수 있는 것으로, 오류정보에 의한 승강기의 써어비스 불능 상태를 사전에 예방할 수 있는 효과가 있다.

Claims

승강기의 제어반용 정보 보관회로에 있어서, 래치부(1)와 데이터 버퍼(2)를 통하여 궤환되는 마이크로 프로세서(M₁)의 데이터가 승강기의 제어반으로 공급되게 접속시키고, 라이트신호(WR) 및 칩선택 신호(CS)는 오어게이트(OR₃)와 인버터(I₁)를 통하여 래치부(1)에, 리드신호(RD) 및 칩선택신호(CS)는 오어게이트(OR₄) 및 인버터(I₂)를 통하여 데이터 버퍼(2)에 인가되게 접속시켜, 각각 데이터의 보관 및 색출함을 특징으로 하는 정보 보관회로.