JPS62184893A - Ｉｃカ−ド - Google Patents
Ｉｃカ−ドInfo
- Publication number
- JPS62184893A JPS62184893A JP61028533A JP2853386A JPS62184893A JP S62184893 A JPS62184893 A JP S62184893A JP 61028533 A JP61028533 A JP 61028533A JP 2853386 A JP2853386 A JP 2853386A JP S62184893 A JPS62184893 A JP S62184893A
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- JP
- Japan
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- power supply
- supply voltage
- card
- ram
- detection circuit
- Prior art date
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- Pending
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- 239000004065 semiconductor Substances 0.000 claims description 4
- 230000003068 static effect Effects 0.000 claims 1
- 238000001514 detection method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 230000014759 maintenance of location Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 230000002411 adverse Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 101100328887 Caenorhabditis elegans col-34 gene Proteins 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、携帯用コンピュータやパーソナル・ワードプ
ロセッサ等の外部記憶用に利用される、メモリバックア
ップ回路を持つＩＣカードに関する。
ロセッサ等の外部記憶用に利用される、メモリバックア
ップ回路を持つＩＣカードに関する。
従来のＴ Ｑカードの構造は、半導体メモリとバックア
ップ用電源を持つだけであった。
ップ用電源を持つだけであった。
しかし従来の技術では、ＩＣカードをコネクタに挿抜し
た時、又はＩＣカードを利用する電子機器本体の電源が
、０Ｎ１０Ｆｌ？’した時に、５−ＲＡＭＣｌ電源の０
Ｎ１０ＦＦ’ と、Ｓ−ＲＡＭ（７）チップイネーブル
゛端子が、アクティブ／非アクティブになるタイミング
が十分に規定することができず、メモリバックアップが
確実に行なえるとは言えず、そのデータ保持信頼性に問
題があった。
た時、又はＩＣカードを利用する電子機器本体の電源が
、０Ｎ１０Ｆｌ？’した時に、５−ＲＡＭＣｌ電源の０
Ｎ１０ＦＦ’ と、Ｓ−ＲＡＭ（７）チップイネーブル
゛端子が、アクティブ／非アクティブになるタイミング
が十分に規定することができず、メモリバックアップが
確実に行なえるとは言えず、そのデータ保持信頼性に問
題があった。
そこで本発明は、このような問題点を解決するもので、
その目的とするところは、５−ＲＡＭの電源の０Ｎ１０
ＦＦ及び５−ＲＡＭのチップイネーブル端子のアクティ
ブ／非アクティブとなるタイミングを規定し、データ保
持信頼性を高めたＩＣカードを提供するところにある。
その目的とするところは、５−ＲＡＭの電源の０Ｎ１０
ＦＦ及び５−ＲＡＭのチップイネーブル端子のアクティ
ブ／非アクティブとなるタイミングを規定し、データ保
持信頼性を高めたＩＣカードを提供するところにある。
上記問題点を解決するために、本発明のＩＣカ−ドには
、ＩＣカードに印加される電源電圧を検出する、ヒステ
リシス特性を有した電源電圧検出回路と、その回路が発
する出力品号に対応する電源電圧切替え回路と５−ＲＡ
Ｍの動作モード切替え回路を持たせるものである。
、ＩＣカードに印加される電源電圧を検出する、ヒステ
リシス特性を有した電源電圧検出回路と、その回路が発
する出力品号に対応する電源電圧切替え回路と５−ＲＡ
Ｍの動作モード切替え回路を持たせるものである。
このように、印加電源電圧検出回路をＩＣカードに持た
せ、ＩＣカード内部で電源電圧を基準として、５−ＲＡ
Ｍの電源電圧及び動作モードの切替え手ｊ１■を決める
ため、ＩＣカードコネクタ電極の接触順序が異なったり
する様な不安定状態をもたらすい因を取り除くことがで
き、確実なデータ保持動作を行なうことができる。
せ、ＩＣカード内部で電源電圧を基準として、５−ＲＡ
Ｍの電源電圧及び動作モードの切替え手ｊ１■を決める
ため、ＩＣカードコネクタ電極の接触順序が異なったり
する様な不安定状態をもたらすい因を取り除くことがで
き、確実なデータ保持動作を行なうことができる。
そこで以下に本発明の詳細を実施例に基づいて説明する
。
。
第１図は、本発明の実施例の一例を示す装置のブロック
図である。第２図は、同上装置の動作を示せ波形１であ
る。第１図中符号１は、外部印加電源電圧検出回路で、
Ｓ ＲＡＭ４に加えられる電源電圧を監視し、ＩＣカ
ードコネクタ１３から抜かれた時、又は外部印加１ｄ源
ｖｃｃ７がＯＦＦ’ ｌ。
図である。第２図は、同上装置の動作を示せ波形１であ
る。第１図中符号１は、外部印加電源電圧検出回路で、
Ｓ ＲＡＭ４に加えられる電源電圧を監視し、ＩＣカ
ードコネクタ１３から抜かれた時、又は外部印加１ｄ源
ｖｃｃ７がＯＦＦ’ ｌ。
た瞬間〔第２図中■〕、電源電圧Ｖｃｃが低下する。
そして、’Ｖｃｃが５−ＲＡＭ４の動作電源電圧の下限
、Ｖ Ｔ Ｈｔに達すると、Ｂ−ＲＡＭのチップイネー
ブル端子６を非アクティブ、５−ＲＡＭを低電圧データ
保持モードに素早く移行させる。この動作は、５−ＲＡ
Ｍをアクセス中であっても行なわれ、メモリ内容を不意
の破壊から保饅する。ｖＣＣがさらに低下し、外部印加
電源電圧の下限ＶＴ豫に達すると、電源電圧検出回路１
から電源切替え回路２に信号が送られ、外部直流電源７
からＩＣカードの内蔵電池５に切替え、ＩＣカードは完
全にデータ保持状態となる。
、Ｖ Ｔ Ｈｔに達すると、Ｂ−ＲＡＭのチップイネー
ブル端子６を非アクティブ、５−ＲＡＭを低電圧データ
保持モードに素早く移行させる。この動作は、５−ＲＡ
Ｍをアクセス中であっても行なわれ、メモリ内容を不意
の破壊から保饅する。ｖＣＣがさらに低下し、外部印加
電源電圧の下限ＶＴ豫に達すると、電源電圧検出回路１
から電源切替え回路２に信号が送られ、外部直流電源７
からＩＣカードの内蔵電池５に切替え、ＩＣカードは完
全にデータ保持状態となる。
次に、工０カード８がコネクタ１３に差し込まれた時、
又はＶｃｃ がＯＮした糾問〔第２図中■〕Ｖｃｃは
上昇し、内蔵電池５の動作上限電圧ＶＴＴｔ３に達する
と、電源電圧検出回路１から電源電圧切替え回路２へ信
号が送られ、８−ＲＡＭの動作電源が内蔵電池５から外
部直流電源７に切替えられ、内蔵電池の消耗を停止させ
る。さらにＶｃｃが上昇し、低電圧データ保持モードの
上限Ｖｔｎ４ に達すると、電源電圧検出回路１から
メモリ動作モード切替え回路３へ信号が送られ、Ｂ−Ｒ
ＡＭの動作モードを低電圧保持モードからリード、ライ
ト動作モードへ切替え、ＩＣカードは、通常のアクセス
可能状態となる。
又はＶｃｃ がＯＮした糾問〔第２図中■〕Ｖｃｃは
上昇し、内蔵電池５の動作上限電圧ＶＴＴｔ３に達する
と、電源電圧検出回路１から電源電圧切替え回路２へ信
号が送られ、８−ＲＡＭの動作電源が内蔵電池５から外
部直流電源７に切替えられ、内蔵電池の消耗を停止させ
る。さらにＶｃｃが上昇し、低電圧データ保持モードの
上限Ｖｔｎ４ に達すると、電源電圧検出回路１から
メモリ動作モード切替え回路３へ信号が送られ、Ｂ−Ｒ
ＡＭの動作モードを低電圧保持モードからリード、ライ
ト動作モードへ切替え、ＩＣカードは、通常のアクセス
可能状態となる。
さらに、Ｖａｃにノイズ等が重畳した場合、上記の各々
の状態間の移行が不安定となり、第１図中の回路に低消
費電流化を目的として、Ｃ−ＭＯ８構造の半導体素子を
使用した場合において、消費電流の増加等の悪影響を及
はしてしまう。この様な悪影響を及ぼさない様に、電源
電圧検出回路１にヒステリシス特性を持たせ、 Ｖｙｎｔ（’ＶＴＩ１４ 、 Ｖｔｍｔ （ＶＩＵ
とする。
の状態間の移行が不安定となり、第１図中の回路に低消
費電流化を目的として、Ｃ−ＭＯ８構造の半導体素子を
使用した場合において、消費電流の増加等の悪影響を及
はしてしまう。この様な悪影響を及ぼさない様に、電源
電圧検出回路１にヒステリシス特性を持たせ、 Ｖｙｎｔ（’ＶＴＩ１４ 、 Ｖｔｍｔ （ＶＩＵ
とする。
第４図は、ヒステリシス特性を持たせた電源電圧検出回
路１の動作説明図である。Ｖｃｃにノイズ１６が重畳し
た場合、Ｖｙａｌ とＶＴＨ４の間にノイズマージンを
設けているため、このノイズマージンを越えるノイズが
重畳しないかぎり、Ｖ？Ｉ１１ を下回ってチップイ
ネーブル信号１７が一度非アクチイブになってから、再
びアクティブになることはなく、安定した、動作状態の
切替えを行なうことができる。
路１の動作説明図である。Ｖｃｃにノイズ１６が重畳し
た場合、Ｖｙａｌ とＶＴＨ４の間にノイズマージンを
設けているため、このノイズマージンを越えるノイズが
重畳しないかぎり、Ｖ？Ｉ１１ を下回ってチップイ
ネーブル信号１７が一度非アクチイブになってから、再
びアクティブになることはなく、安定した、動作状態の
切替えを行なうことができる。
以上説明した様に、本発明によれば電源電圧検出回路１
等をもたせたことによシ、５−ＲＡＭの内容を破壊する
様な心配も全くなくなり、確実なバックアップ動作を行
なわせることが可能である。
等をもたせたことによシ、５−ＲＡＭの内容を破壊する
様な心配も全くなくなり、確実なバックアップ動作を行
なわせることが可能である。
さらに電源電圧検出回路にヒステリシス特性を付加する
ことによシ、ノイズが重畳したような場合でも消費電流
が増加する様な悪影響を防ぐことが可能となる。
ことによシ、ノイズが重畳したような場合でも消費電流
が増加する様な悪影響を防ぐことが可能となる。
第１図は本発明に使用する装置の一例を示すプロック図
、第２図は、同上装置の動作を示す波形図である。第５
図は、本装置の実施例図である。 第４図は、電源電圧検出回路に付加されたヒステリシス
特性の動作を示す説明図である。 １・・・・・・′電源電圧検出回路 ２・・・・・・電源切替え回路 ３・・・・・・メモリ動作モード切替え回路４．１１・
・・・・・半導体メモリ（Ｓ−ＲＡＭ）５、 ９・・・
・・・ＩＣカードの内蔵電池６・・・・・・チップイネ
ーブル端子 ７・・・・・・外部直流電源 ８・・・・・・ＩＣカード １０・・・・・・電極 １２・・・・・・メモリバックアップ回路１３・・・・
・・ＩＣカードコネクタ １４・・・・・・チップ、非アクテイブ時１５・・・・
・・チップ、アクティブ時１６・・・・・・ノイズが重
畳した電源レベル１７・・・・・・チップイネーブル信
号のレベル第２図
、第２図は、同上装置の動作を示す波形図である。第５
図は、本装置の実施例図である。 第４図は、電源電圧検出回路に付加されたヒステリシス
特性の動作を示す説明図である。 １・・・・・・′電源電圧検出回路 ２・・・・・・電源切替え回路 ３・・・・・・メモリ動作モード切替え回路４．１１・
・・・・・半導体メモリ（Ｓ−ＲＡＭ）５、 ９・・・
・・・ＩＣカードの内蔵電池６・・・・・・チップイネ
ーブル端子 ７・・・・・・外部直流電源 ８・・・・・・ＩＣカード １０・・・・・・電極 １２・・・・・・メモリバックアップ回路１３・・・・
・・ＩＣカードコネクタ １４・・・・・・チップ、非アクテイブ時１５・・・・
・・チップ、アクティブ時１６・・・・・・ノイズが重
畳した電源レベル１７・・・・・・チップイネーブル信
号のレベル第２図
Claims (1)
- 半導体メモリのうち、スタテイツクＲＡＭと、電池に
よつてデータを保持するＩＣカードにおいて、前記Ｓ−
ＲＡＭ内のデータを保存させるメモリバツクアツプ回路
を設けたことを特徴とするＩＣカード。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61028533A JPS62184893A (ja) | 1986-02-12 | 1986-02-12 | Ｉｃカ−ド |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61028533A JPS62184893A (ja) | 1986-02-12 | 1986-02-12 | Ｉｃカ−ド |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62184893A true JPS62184893A (ja) | 1987-08-13 |
Family
ID=12251306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61028533A Pending JPS62184893A (ja) | 1986-02-12 | 1986-02-12 | Ｉｃカ−ド |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62184893A (ja) |
-
1986
- 1986-02-12 JP JP61028533A patent/JPS62184893A/ja active Pending
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