JP3052882B2 - プログラマブル半導体集積回路装置 - Google Patents
プログラマブル半導体集積回路装置Info
- Publication number
- JP3052882B2 JP3052882B2 JP9092182A JP9218297A JP3052882B2 JP 3052882 B2 JP3052882 B2 JP 3052882B2 JP 9092182 A JP9092182 A JP 9092182A JP 9218297 A JP9218297 A JP 9218297A JP 3052882 B2 JP3052882 B2 JP 3052882B2
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- Japan
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- command signal
- logic
- semiconductor integrated
- integrated circuit
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は外部からのデータに
より論理を設定することのできるプログラマブル半導体
集積回路装置に関する。
より論理を設定することのできるプログラマブル半導体
集積回路装置に関する。
【０００２】
【従来の技術】プログラマブル半導体集積回路装置（Ｆ
ｉｅｌｄ ＰｒｏｇｒａｍｍａｂｌｅＧａｔｅ Ａｌｌ
ｅｙ：以下ＦＰＧＡと称す。）は少量、多品種のＬＳＩ
を安価で容易に実現するため、外部からのデータにより
その論理を決定することのできる半導体集積回路装置で
ある。
ｉｅｌｄ ＰｒｏｇｒａｍｍａｂｌｅＧａｔｅ Ａｌｌ
ｅｙ：以下ＦＰＧＡと称す。）は少量、多品種のＬＳＩ
を安価で容易に実現するため、外部からのデータにより
その論理を決定することのできる半導体集積回路装置で
ある。
【０００３】この従来のＦＰＧＡでは、例えば特開平３
−１３９８６３号公報に記載されているように、論理を
決定するためのデータは書き込み可能な不揮発性メモリ
に記憶させておき、ＦＰＧＡの外部に設けられた書き込
み開始命令回路が動作することでその不揮発性メモリに
記憶されているデータがＦＰＧＡに出力され論理が決定
されていた。
−１３９８６３号公報に記載されているように、論理を
決定するためのデータは書き込み可能な不揮発性メモリ
に記憶させておき、ＦＰＧＡの外部に設けられた書き込
み開始命令回路が動作することでその不揮発性メモリに
記憶されているデータがＦＰＧＡに出力され論理が決定
されていた。
【０００４】このような、従来のＦＰＧＡとその周辺回
路のブロック図を図３に示す。
路のブロック図を図３に示す。
【０００５】この、従来のＦＰＧＡとその周辺回路は、
ＦＰＧＡ１１、書き込み開始回路３と不揮発性メモリ４
とから構成され、それぞれプリント配線基板に実装され
電気的に接続されている。
ＦＰＧＡ１１、書き込み開始回路３と不揮発性メモリ４
とから構成され、それぞれプリント配線基板に実装され
電気的に接続されている。
【０００６】ＦＰＧＡ１１は、書き込み開始命令信号１
０１を入力すると読み出し命令信号１０３を出力し、入
力された書き込みデータ１０２により論理が決定される
プログラマブルロジック部２をその内部に有している。
０１を入力すると読み出し命令信号１０３を出力し、入
力された書き込みデータ１０２により論理が決定される
プログラマブルロジック部２をその内部に有している。
【０００７】書き込み開始命令回路３は、電源の投入を
検知すると書き込み開始命令信号１０１を出力する。
検知すると書き込み開始命令信号１０１を出力する。
【０００８】不揮発性メモリ４は、予め内部にＦＰＧＡ
１の論理を決定するためのデータが記憶されていて、書
き込み開始命令信号１０１が入力された後に読み出し命
令信号１０３が入力されると、記憶されていたデータを
書き込みデータ１０２として出力する。
１の論理を決定するためのデータが記憶されていて、書
き込み開始命令信号１０１が入力された後に読み出し命
令信号１０３が入力されると、記憶されていたデータを
書き込みデータ１０２として出力する。
【０００９】次に、この従来のプログラマブル半導体集
積回路装置とその周辺回路の動作について説明する。
積回路装置とその周辺回路の動作について説明する。
【００１０】まず、書き込み開始命令回路３は、システ
ムの電源の投入を検知すると書き込み信号１０１を出力
する。そして、プログラマブルロジック部２では、書き
込み開始命令信号１０１を入力したことにより読み出し
命令信号１０３が出力される。
ムの電源の投入を検知すると書き込み信号１０１を出力
する。そして、プログラマブルロジック部２では、書き
込み開始命令信号１０１を入力したことにより読み出し
命令信号１０３が出力される。
【００１１】さらに、不揮発性メモリ４では、書き込み
開始命令信号１０１が入力された後に読み出し命令信号
１０３が入力されたため、予め記憶されていたＦＰＧＡ
１の論理を決定するデータを書き込みデータ１０２とし
て出力する。
開始命令信号１０１が入力された後に読み出し命令信号
１０３が入力されたため、予め記憶されていたＦＰＧＡ
１の論理を決定するデータを書き込みデータ１０２とし
て出力する。
【００１２】そして、プログラマルロジック部２では、
書き込みデータ１０２によりその論理が決定され、ＦＰ
ＧＡ１１は予め設定された論理を実現することができ
る。
書き込みデータ１０２によりその論理が決定され、ＦＰ
ＧＡ１１は予め設定された論理を実現することができ
る。
【００１３】
【発明が解決しようとする課題】上述した従来のプログ
ラマブル半導体集積回路装置では、下記のような問題点
があった。 （１）ＦＰＧＡに論理を設定するために外部に書き込み
開始命令回路と不揮発性メモリとを必要とするため、周
辺回路を含めた全体としてのプリント配線基板上の必要
な実装面積が大きい。 （２）ＦＰＧＡに設定する論理を変更する場合、不揮発
性メモリのデータを書き換えるための装置をＦＰＧＡが
組み込まれた装置のある場所まで移動しなければなら
ず、論理の変更を容易に行うことができない。
ラマブル半導体集積回路装置では、下記のような問題点
があった。 （１）ＦＰＧＡに論理を設定するために外部に書き込み
開始命令回路と不揮発性メモリとを必要とするため、周
辺回路を含めた全体としてのプリント配線基板上の必要
な実装面積が大きい。 （２）ＦＰＧＡに設定する論理を変更する場合、不揮発
性メモリのデータを書き換えるための装置をＦＰＧＡが
組み込まれた装置のある場所まで移動しなければなら
ず、論理の変更を容易に行うことができない。
【００１４】本発明の目的は、プリント配線基板上の必
要な実装面積を小さくし、論理の変更を容易に行うこと
ができるプログラマブル半導体集積回路装置を提供する
ことである。
要な実装面積を小さくし、論理の変更を容易に行うこと
ができるプログラマブル半導体集積回路装置を提供する
ことである。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明のプログラマブル半導体集積回路装置は、書
き込み開始命令信号を入力すると読み出し命令信号を出
力し、入力された書き込みデータにより論理が決定され
るプログラマブルロジック部を有するプログラマブル半
導体集積回路装置において、電源の投入を検知すると前
記書き込み開始命令信号を出力する書き込み開始命令回
路を有することを特徴とする。
に、本発明のプログラマブル半導体集積回路装置は、書
き込み開始命令信号を入力すると読み出し命令信号を出
力し、入力された書き込みデータにより論理が決定され
るプログラマブルロジック部を有するプログラマブル半
導体集積回路装置において、電源の投入を検知すると前
記書き込み開始命令信号を出力する書き込み開始命令回
路を有することを特徴とする。
【００１６】本発明は、書き込み開始命令回路をプログ
ラマブル半導体集積回路装置の内部に組み込むようにし
たものである。したがって、周辺回路を含めた場合のプ
リント基板上の必要な実装面積を小さくすることができ
る。
ラマブル半導体集積回路装置の内部に組み込むようにし
たものである。したがって、周辺回路を含めた場合のプ
リント基板上の必要な実装面積を小さくすることができ
る。
【００１７】また、本発明の実施態様によれば、電源の
投入を検知すると前記書き込み開始命令信号を出力する
書き込み開始命令回路を有するプログラマブル半導体集
積回路装置において、予め内部に論理を決定するための
データが記憶されていて、前記書き込み開始命令信号が
入力された後に前記読み出し命令信号を入力すると、記
憶されていた前記データを前記書き込みデータとして出
力する不揮発性メモリを接続するための複数の端子が設
けられ、前記不揮発性メモリの脱着が可能な構造である
ことを特徴とする。
投入を検知すると前記書き込み開始命令信号を出力する
書き込み開始命令回路を有するプログラマブル半導体集
積回路装置において、予め内部に論理を決定するための
データが記憶されていて、前記書き込み開始命令信号が
入力された後に前記読み出し命令信号を入力すると、記
憶されていた前記データを前記書き込みデータとして出
力する不揮発性メモリを接続するための複数の端子が設
けられ、前記不揮発性メモリの脱着が可能な構造である
ことを特徴とする。
【００１８】本発明は、不揮発性メモリを接続するため
の複数の端子をパッケージに設け、不揮発性メモリの脱
着を可能としたものである。したがって、プログラマブ
ル半導体集積回路装置の論理を変更する場合に、不揮発
性メモリのみを取り外し新しいデータを書き込んだ後に
再度プログラマブル半導体集積回路装置に装着するだけ
ですみ、論理の変更を容易に行うことができるとともに
プリント配線基板上の必要な実装面積を小さくすること
ができる。
の複数の端子をパッケージに設け、不揮発性メモリの脱
着を可能としたものである。したがって、プログラマブ
ル半導体集積回路装置の論理を変更する場合に、不揮発
性メモリのみを取り外し新しいデータを書き込んだ後に
再度プログラマブル半導体集積回路装置に装着するだけ
ですみ、論理の変更を容易に行うことができるとともに
プリント配線基板上の必要な実装面積を小さくすること
ができる。
【００１９】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００２０】（第１の実施形態）図１は、本発明の第１
の実施形態のＦＰＧＡとその周辺回路のブロック図であ
る。図３中と同番号は同じ構成要素を示す。
の実施形態のＦＰＧＡとその周辺回路のブロック図であ
る。図３中と同番号は同じ構成要素を示す。
【００２１】本実施形態は、図３の従来のＦＰＧＡ１１
に書き込み開始命令回路３を内部に組み込みＦＰＧＡ１
としたものである。
に書き込み開始命令回路３を内部に組み込みＦＰＧＡ１
としたものである。
【００２２】次に本発明の実施形態の動作について図１
を参照して詳細に説明する。
を参照して詳細に説明する。
【００２３】まず、書き込み開始命令回路３は、システ
ムの電源の投入を検知すると書き込み信号１０１を出力
する。そして、プログラマブルロジック部２では、書き
込み開始命令信号１０１を入力したことにより読み出し
命令信号１０３が出力される。
ムの電源の投入を検知すると書き込み信号１０１を出力
する。そして、プログラマブルロジック部２では、書き
込み開始命令信号１０１を入力したことにより読み出し
命令信号１０３が出力される。
【００２４】さらに、不揮発性メモリ４では、書き込み
開始命令信号１０１が入力された後に読み出し命令信号
１０３が入力されたため、予め記憶されていたＦＰＧＡ
１の論理を決定するデータを書き込みデータ１０２とし
て出力する。
開始命令信号１０１が入力された後に読み出し命令信号
１０３が入力されたため、予め記憶されていたＦＰＧＡ
１の論理を決定するデータを書き込みデータ１０２とし
て出力する。
【００２５】そして、プログラマルロジック部２では、
書き込みデータ１０２によりその論理が決定され、ＦＰ
ＧＡ１は予め設定された論理を実現することができる。
書き込みデータ１０２によりその論理が決定され、ＦＰ
ＧＡ１は予め設定された論理を実現することができる。
【００２６】（第２の実施形態）次に、本発明の第２の
実施の形態について図２を参照して説明する。
実施の形態について図２を参照して説明する。
【００２７】図２は、本発明の第２の実施形態のＦＰＧ
Ａを示す斜視図である。図１中と同番号は同じ構成要素
を示す。
Ａを示す斜視図である。図１中と同番号は同じ構成要素
を示す。
【００２８】本実施形態では、不揮発性メモリ４は、書
き込み開始命令信号入力端子１５と、書き込みデータ出
力端子１６と、読み出し命令信号入力端子１７と、ＶＣ
Ｃ端子１８と、ＧＮＤ端子１９とを有している。
き込み開始命令信号入力端子１５と、書き込みデータ出
力端子１６と、読み出し命令信号入力端子１７と、ＶＣ
Ｃ端子１８と、ＧＮＤ端子１９とを有している。
【００２９】また、ＦＰＧＡ１には、書き込み開始命令
信号外部出力端子５と、書き込みデータ外部入力端子６
と、読み出し命令信号外部出力端子７と、ＶＣＣ端子８
と、ＧＮＤ端子９とがパッケージに設けられている。
信号外部出力端子５と、書き込みデータ外部入力端子６
と、読み出し命令信号外部出力端子７と、ＶＣＣ端子８
と、ＧＮＤ端子９とがパッケージに設けられている。
【００３０】そして、不揮発性メモリ４はＦＰＧＡ１と
の脱着が何度でも可能な構造となっていて、不揮発性メ
モリ４をＦＰＧＡ１に装着することにより、書き込み開
始命令信号外部出力端子５は書き込み開始命令信号入力
端子１５と、書き込みデータ外部入力端子６は書き込み
データ出力端子１６と、読み出し命令信号外部出力端子
７は読み出し命令信号入力端子１７と、ＶＣＣ端子８は
ＶＣＣ端子１８と、ＧＮＤ端子９はＧＮＤ端子１９とが
それぞれ対応して接続される。
の脱着が何度でも可能な構造となっていて、不揮発性メ
モリ４をＦＰＧＡ１に装着することにより、書き込み開
始命令信号外部出力端子５は書き込み開始命令信号入力
端子１５と、書き込みデータ外部入力端子６は書き込み
データ出力端子１６と、読み出し命令信号外部出力端子
７は読み出し命令信号入力端子１７と、ＶＣＣ端子８は
ＶＣＣ端子１８と、ＧＮＤ端子９はＧＮＤ端子１９とが
それぞれ対応して接続される。
【００３１】そのため、ＦＰＧＡ１の論理を変更する場
合に、不揮発性メモリ４のみを取り外し、新しい論理を
設定するためのデータを書き込んだ後に再度ＦＰＧＡ１
に装着するだけですむ。そのため、従来のように不揮発
性メモリ４のデータを書き換えるための装置をＦＰＧＡ
１が組み込まれた装置のある場所まで移動する必要がな
くなり、論理の変更を容易に行うことができる。また、
不揮発性メモリ４をプリント配線基板上に実装する必要
がないため、プリント配線基板上の必要な実装面積を小
さくすることができる。
合に、不揮発性メモリ４のみを取り外し、新しい論理を
設定するためのデータを書き込んだ後に再度ＦＰＧＡ１
に装着するだけですむ。そのため、従来のように不揮発
性メモリ４のデータを書き換えるための装置をＦＰＧＡ
１が組み込まれた装置のある場所まで移動する必要がな
くなり、論理の変更を容易に行うことができる。また、
不揮発性メモリ４をプリント配線基板上に実装する必要
がないため、プリント配線基板上の必要な実装面積を小
さくすることができる。
【００３２】
【発明の効果】以上説明したように、本発明は、下記の
ような効果を有する。 （１）請求項１記載の発明は、書き込み開始命令回路を
ＦＰＧＡの内部に組み込むようにしたため、プリント配
線基板上の必要な実装面積を小さくすることができる。 （２）請求項２記載の発明は、不揮発性メモリの脱着を
可能としたため、論理の変更を容易に行うことができる
とともにプリント配線基板上の必要な実装面積を小さく
することができる。
ような効果を有する。 （１）請求項１記載の発明は、書き込み開始命令回路を
ＦＰＧＡの内部に組み込むようにしたため、プリント配
線基板上の必要な実装面積を小さくすることができる。 （２）請求項２記載の発明は、不揮発性メモリの脱着を
可能としたため、論理の変更を容易に行うことができる
とともにプリント配線基板上の必要な実装面積を小さく
することができる。
【図１】本発明の第１の実施形態のＦＰＧＡとその周辺
回路のブロック図である。
回路のブロック図である。
【図２】本発明の第２の実施形態のＦＰＧＡを示す斜視
図である。
図である。
【図３】従来のＦＰＧＡとその周辺回路のブロック図で
ある。
ある。
１ ＦＰＧＡ ２ プログラマブルロジック部 ３ 書き込み開始命令回路 ４ 不揮発性メモリ ５ 書き込み開始命令信号外部出力端子 ６ 書き込みデータ外部入力端子 ７ 読み出し命令信号外部出力端子 ８ ＶＣＣ端子 ９ ＧＮＤ端子 １５ 書き込み開始命令信号入力端子 １６ 書き込みデータ出力端子 １７ 読み出し命令信号入力端子 １８ ＶＣＣ端子 １９ ＧＮＤ端子 １０１ 書き込み開始命令信号 １０２ 書き込みデータ １０３ 読み出し命令信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 27/118
Claims (1)
- 【請求項１】 論理を決定するためのデータである書き
込みデータの書き込み動作の開始を指示する信号である
書き込み開始命令信号を入力すると、外部に接続された
不揮発性メモリに対して前記書き込みデータの読み出し
を要求するための信号である読み出し命令信号を出力
し、前記不揮発性メモリから読み出された書き込みデー
タにより論理が決定されるプログラマブルロジック部を
有するプログラマブル半導体集積回路装置において、 電源の投入を検知すると前記書き込み開始命令信号を出
力する書き込み開始命令回路を有することを特徴とする
プログラマブル半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9092182A JP3052882B2 (ja) | 1997-04-10 | 1997-04-10 | プログラマブル半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9092182A JP3052882B2 (ja) | 1997-04-10 | 1997-04-10 | プログラマブル半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10284607A JPH10284607A (ja) | 1998-10-23 |
| JP3052882B2 true JP3052882B2 (ja) | 2000-06-19 |
Family
ID=14047303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9092182A Expired - Lifetime JP3052882B2 (ja) | 1997-04-10 | 1997-04-10 | プログラマブル半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3052882B2 (ja) |
-
1997
- 1997-04-10 JP JP9092182A patent/JP3052882B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10284607A (ja) | 1998-10-23 |
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