JPH03127214A

JPH03127214A - 半導体装置及びそれを実装した電子装置

Info

Publication number: JPH03127214A
Application number: JP1267160A
Authority: JP
Inventors: Takuo Okabashi; 岡橋　卓夫; Masao Naito; 雅夫内藤; Atsushi Hasegawa; 淳長谷川; Norio Nakagawa; 中川　典夫
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1989-10-13
Filing date: 1989-10-13
Publication date: 1991-05-30

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、半導体装置及びそれを実装基板上に複数個実
装した電子装置に適用して有効な技術に関する。

〔従来の技術〕

電子装置として実装基板上にマイクロプロセッサ（ｃ　
Ｐ　Ｕ）及びコ・プロセッサを実装したＣＰＵボードが
開発されている。コ・プロセッサの１例として浮動小数
点演算素子（Ｆ　ｌｏａｔｉｎｇ　Ｐ　ｏｉｎｔ　Ｕｎ
ｉｔ）がある。

前記マイクロプロセッサ、コ・プロセッサの夫々の半導
体チップは通常ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａν
）構造を採用する半導体装置に収納される。ＰＧＡ＃Ｉ
ｔ造を採用する半導体装置は数十〜数百本の外部端子（
外部ピン）を配列できる。つまり、ＰＧＡ構造を採用す
る半導体装置はマイクロプロセッサ、コ・プロセッサ等
特に信号数の多い半導体チップの収納に最適である。

なお、この種のマイクロプロセッサ及びコ・プロセッサ
を実装した電子装置については１例えば日経エレクトロ
ニクス、１９８７年７月１３日号、第１２３頁乃至第１
３８頁に記載される。

〔発明が解決しようとする課題〕

前記電子装置の実装基板上に実装されるマイクロプロセ
ッサ、コ・プロセッサの夫々は独自に設計開発が行われ
る。つまり、マイクロプロセッサを収納するＰＧＡ構造
を採用する半導体装置の外部端子の配列はコ・プロセッ
サを収納するＰＧＡ構造を採用する半導体装置の外部端
子の配列に対して統一がなされていない、このため、Ｐ
ＧＡ構造を採用するマイクロプロセッサ、コ・プ・ロセ
ッサの対応する外部端子間を実装基板上で接続する場合
に、例えばクロック信号又はコ・プロセッサ信号用の配
線を直線的に設置できないので、配線が長くなってしま
ったり、他の信号配線と交差してしまう、このため、信
号配線の容量や抵抗が増大するので、信号が遅延すると
いう問題点が生じる。マイクロプロセッサとコ・プロセ
ッサは同期転送をしているために、マイクロプロセッサ
とコ・プロセッサ間又は複数のコ・プロセッサ間で例え
ばクロックスキューが生じると誤動作の原因となったり
、高速動作が防げられる。特に、クロック信号やコ・プ
ロセッサ信号はシステムにおいて基準となる信号で最も
高速動作が要求される信号であるので、これらの信号の
遅延は電子装置のシステム全体の動作速度を低下すると
いう問題点を生じる。

また、前記コ・プロセッサ信号やクロック信号の遅延は
電子装置のシステム動作のタイミングにずれを生じる。

このため、システムに誤動作が生じるので、電子装置の
電気的信頼性を低下するという問題点があった。

また、前記マイクロプロセッサやコ・プロセッサを収納
するＰＧＡ構造を採用する半導体装置の外部端子（外部
ビン）の配列は格別な配慮がなされていない、つまり、
クロック信号用外部端子の周囲にはバスラインを通して
伝達されるデータバス信号やアドレスバス信号を印加す
る外部端子が無造作に配列される。前記データバス信号
やアドレスバス信号は、信号レベルの切換わりの際に、
クロック信号用外部端子をアンテナとする電磁誘導に基
づき、クロック信号にノイズが乗り、クロック信号波形
に歪を生じさせる。取り扱うクロック信号が低周波数の
場合はクロック信号波形の僅かな歪は特に問題ない。と
ころが、高周波数を使用し、クロック同期バスを持つシ
ステムにおいては、クロック信号波形の僅かな歪がシス
テムの誤動作を引き起す。特に、本発明者が開発中の電
子装置は、マイクロプロセッサ、コ・プロセッサの夫々
を起動するクロック信号を演算速度の高速化やバスサイ
クルの高速化を図る目的で例えば４０［ＭＨｚ］の高周
波数を使用するので、システムの誤動作が生じ易いとい
う問題点があった。

本発明の目的は、マイクロプロセッサ、コ・プロセッサ
の夫々を実装基板に実装した電子装置において、システ
ムの動作速度の高速化を図ることが可能な技術を提供す
ることにある。

本発明の他の目的は、前記電子装置において、システム
の誤動作を低減し、電気的信頼性を向上することが可能
な技術を提供することにある。

本発明の他の目的は、前記目的を達成する半導体装置を
提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。

（１）マイクロプロセッサとコ・プロセッサとの関係に
ある第１半導体装置及び第２半導体装置を実装基板に実
装する電子装置において、前記第１半導体装置、第２半
導体装置の夫々のクロック信号用外部端子に接続される
クロック信号配線又はコ・プロセッサ信号用外部端子に
接続されるコ・プロセッサ信号配線を実装基板上に実質
的に直線で延在させる。

（２）前記第１半導体装置、第２半導体装置の夫々は方
形状半導体チップの周囲の各辺に沿って複数の外部端子
（外部ピン）を配列し、この複数の外部端子のうち前記
半導体チップの周囲の一辺、又は及びそれと対向する他
辺に前記クロック信号用外部端子又はコ・プロセッサ信
号用外部端子を配列する。

（３）前記第１半導体装置と第２半導体装置との間のデ
ータバス信号等の制御信号の授受は前記実装基板上に延
在するバスラインで行われ、このバスラインは前記クロ
ック信号配線及びコ・プロセッサ信号配線と離隔しかつ
それに沿って実質的に平行に前記実装基板に延在させる
。前記バスラインはクロック信号配線及びコ・プロセッ
サ信号配線の両側に沿って延在させる。

（４）前記第１半導体装置、第２半導体装置の夫々のク
ロック信号用外部端子の周囲に配列された外部端子を固
定電位に接続する。

（５）前記第１半導体装置、第２半導体装置の夫々の外
部端子のうち、前記実装基板上に延在するクロック信号
配線に近接する位置に配列された外部端子を固定電位に
接続する。

（６）実装基板にコ・プロセッサを搭載した半導体装置
を複数個実装する電子装置において、前記複数個の半導
体装置のクロック信号用外部端子の夫々に接続される第
１クロック信号配線及び第２クロック信号配線を実装基
板上に交差させずに同一方向に延在させる。

〔作　　用〕

上述した手段（１）によれば、前記実装基板上に延在す
るクロック信号配線又はコ・プロセッサ信号配線の配線
長を短縮し、信号遅延を低減することができるので、電
子装置のシステムの動作速度の高速化を図ることができ
る。

上述した手段（２）によれば、前記第１半導体装置、第
２半導体装置の夫々を実装基板に実装した際にクロック
信号用外部端子、コ・プロセッサ信号用外部端子の夫々
を実質的に直線上に配列することができる。

上述した手段（３）によれば、前記コ・プロセッサ信号
配線、クロック信号配線の夫々とバスラインとを離隔し
たので、クロストークを低減してシステムの誤動作を低
減し、電子装置の電気的信頼性を向上することができる
。

上述した手段（４）によれば、前記クロック信号用外部
端子の周囲を固定電位で電磁場的に遮蔽し、データバス
信号の信号レベルの切換えの際にクロック信号へのノイ
ズの発生を低減できるので。

システムの誤動作を防止し、ｆ！電子装置電気的信頼性
を向上することができる。

上述した手段（５）によれば、前記実装基板上に延在す
るクロック信号配線の周囲を固定電位で電磁場的に遮蔽
し、データバス信号の信号レベルの切換えの際にクロッ
ク信号へのノイズの発生を低減できるので、システムの
誤動作を防止し、電子装置の電気的信頼性を向上するこ
とができる。

上述した手段（６）によれば、第１クロック信号配線と
第２クロック信号配線との間に生じるクロストークを低
減できるので、システムの誤動作を低減し、電子装置の
電気的信頼性を向上することができる。

以下、本発明の構成について、一実施例とともに説明す
る。

なお、実施例を説明するための全回において。

同一機能を有するものは同一符号を付け、その繰り返し
の説明は省略する。

〔発明の実施例〕本発明の一実施例である電子装置の概要を第２図（ブロ
ック構成図）で示す。

第２図に示す電子装置２０はマイクロプロセッサ及びコ
・プロセッサを搭載したＣＰＵボードである。この電子
装置！２０は、実装基板の実装面２０Ｄ上において１図
中上下夫々にコネクタ２１が設けられる。コネクタ２１
は電子装置２０を外部機器に接続する機能を有する。こ
の上丁未々のラネフタ２１間の領域において、実装基板
の実装面２０Ｄ上には主に入出力ドライバ回路（Ｉ１０
ドライバ〉２２．クロック発振回路（ＣＬ　Ｋ）２３．
マイクロプロセッサ（ＣＰＵ）２４、コ・プロセッサ（
ＦＰＵＩ〜ＦＰＵ４）２５〜２８、メモリ回路２９及び
周辺回路３０が配置される。

前記入出力ドライバ回路２２は上下に設けられたコネク
タ２１の近傍に夫々配置される。入出力ドライバ回路２
２は例えば半導体チップをＤ　Ｉ　Ｐ　（ＤｕａｌＩ　
ｎ−１ｉｎｅ　Ｐ　ａｃｋａｇａ）で封止した半導体装
置を複数個配列し構成される。

クロック発振回路２３は上側の入出力ドライバ回路２２
に近接する位置に配置される。このクロック発振回路２
３は電子装置２０のシステム動作のタイミングを規定す
るクロック信号（システムクロック信号）を発振する回
路である。

メモリ回路２９は電子装置２０の実装基板２０Ｄの中央
部分に配置される。メモリ回路２９は例えば半導体チッ
プ（ＤＲＡＭやＳＲＡＭ等）をＤＩＰで封止した半導体
装Ｉ（半導体記憶袋りを複数個配列し構成される。

周辺回路３０はメモリ回路２９と下側の入出力ドライバ
回路２２との間に配置される０周辺回路３０は前記入出
力ドライバ回路２２やメモリ回路２９と同様に半導体チ
ップをＤＩＰで封止した半導体装置を複数個配列し構成
される。

、マイクロプロセッサ２４及びコ・プロセッサ２５〜２
８はメモリ回路２９と上側の入出力ドライバ回路２２と
の間の実装基板２０Ｄの実装面上に配置される。

本実施例の電子装置２０は１個のマイクロプロセッサ２
４及び４個のコ・プロセッサ２５〜２８で構成される。

第１図（要部のブロック構成図）及び第２図に示すよう
に、マイクロプロセッサ２４及びコ・プロセッサ２５〜
２８は図中横方向に実質的に一直線上に配置される。

前記マイクロプロセッサ２４及びコ・プロセッサ２５（
ＦＰＵＩ）は第３図（斜視図）及び第４図（断面図）で
示すようにＰＧＡ構造を採用する半導体装置で構成され
る。つまり、マイクロプロセッサ２４はベース基板２４
Ａのほぼ中央部のキャビティ内部に搭載された半導体チ
ップ２４Ｂを封止キャップ２４Ｃで封止し構成される。

同様に、コ・プロセッサ２５はベース基板２５Ａのほぼ
中央部のキャビティ内部に搭載された半導体チップ２５
Ｂを封止キャップ２５Ｇで封止し構成される。半導体チ
ップ２４Ｂ。

２）Ｈの夫々は、例えば単結晶珪素基板で形成され、平
面形状が方形状で構成される。ベース基板２４Ａ。

２５Ａの夫々は、例えばセラミック材で形成され、平面
形状が実質的に正方形状（長方形状でもよい）で構成さ
れる。このベース基板２４Ａ、２５Ａの夫々は、必ずし
もセラミック材に限定されず１例えばプラスチック材で
形成してもよい。前記キャビティはベース基板２４Ａ、
２５Ａの夫々の表面に設けられているので、半導体チッ
プ２４Ｂ、２５Ｂの夫々はベース基板２４Ａ、２５Ａの
夫々の表面（素子搭載面）側に搭載される。

ベース基板２４Ａ、２５Ａの夫々の裏面（実装面）側に
は第３図、第４図及び第５図（半導体装置の底面図）に
示すように複数本の外部端子（外部ピン）２４Ｄ、２５
Ｄの夫々が配列される。外部端子２４Ｄ、２５Ｄの夫々
はベース基板２４Ａ、２５Ａの夫々の裏面からそれに対
して垂直方向に突出し構成される。

外部端子２４Ｄ、２５Ｄの夫々は第５図に示すように半
導体チップ２４Ｂ、２５Ｂの夫々の周囲の各辺に沿って
（周囲の４辺に夫々）規則的に配列される。外部端子２
４Ｄ、２５Ｄの夫々はベース基板２４Ａ、２５Ａの夫々
の裏面にｍ行Ｘｎ列に配置される。ベース基板２４Ａ、
２５Ａの夫々の中央部には半導体チップ２４Ｂ、２５Ｂ
の夫々を搭載する領域があり、この部分に外部端子２４
Ｄ、２５Ｄの夫々は配置されない。

本実施例のマイクロプロセッサ２４及びコ・プロセッサ
２５は、この外部端子２４Ｄ、２５Ｄの夫々の本数に限
定されないが、１３５本の外部端子を有するＰＧＡ構造
を採用する半導体装置で構成される。

マイクロプロセッサ２４の外部端子２４Ｄの各機能は第
６図（第５図に示す外部端子の各機能を示す図）に、コ
・プロセッサ２５の外部端子２５Ｄの各機能は第７図（
第５図に示す外部端子の各機能を示す図）に夫々示す。

第６図、第７図の夫々に示すＡ−Ｐ行（１４行）のうち
のいずれかの行と１〜１４列のうちのいずれかの列との
交差位置に示す機能は前記第５図に示す同一位置の外部
端子２４Ｄ、２５Ｄの夫々の機能に該当する。

第６図に示すマイクロプロセッサ２４において、半導体
チップ２４Ｂの右側に位置する外部端子２４Ｄには基準
電圧Ｖｓｓ（Ｇ　Ｎ　Ｄ）、電源電圧Ｖｃｃ、コ・プロ
セッサ信号等が配置される。どの信号がコ・プロセッサ
信号に該当するかは後述する。また、半導体チップ２４
Ｂの左側に位置する外部端子２４Ｄには基準電圧Ｖｓｓ
、電源電圧Ｖｃｃ、クロック信号ＣＬＫｆ、ＣＬＫ２ｆ
等が配置される。半導体チップ２４Ｂの上側及び下側に
位置する外部端子２４Ｄには各データバス信号Ｄｏ−Ｄ
３１及びアドレスバス信号ＡＯ−Ａ２９が配置される。

信号ピンの各機能については次のとおりである。

前記アドレスバス信号ＡＯ−Ａ２９は３２　［ｂｉｔ］
のアドレスバス信号である。アドレスバス信号ＡＯ−Ａ
２９は、データ転送サイクル時にアドレス、割込みアク
ノリッジサイクル時に割込みレベル、コ・プロセッサ命
令時にコ・プロセッサＩＤ番号を夫々示す。

バイトコントロール信号ＢＣＯ−ＢＣ３は、データバス
上の有効なバイトデータの位置を示す。

データバス信号Ｄｏ−Ｄ３１は３２　［ｂｉｔコのデー
タバス信号である。

アドレスストローブ信号ＡＳはアドレスバスに有効なア
ドレスが出力されたことを示す。

バスサイクルスタート信号ＢＳは、バスサイクルのスタ
ート信号であり、１マシンサイクル間出力される。

データストローブ信号ＤＳはデータバス上に有効なデー
タがあることを示す。

リード／ライト信号Ｒ／Ｗはデータ転送方向を示す。

データトランスファコンプリート信号ＤＣは、データリ
ード時に有効なデータがバス上に出力されたことを外部
デバイスから知らせ、データライト時に外部デバイスが
データを取り込んだことを知らせる。

アシンクロナスデータトランスファコンプリート信号Ａ
ＳＤＣは、データリード時に有効なデータがバス上に出
力されたことを外部デバイスから知らせ、データライト
時に外部デバイスがデータを取り込んだことを知らせる
。このアシンクロナスデータトランスファコンプリート
信号ＡＳＤＣは、非同期信号であり、コ・プロセッサ２
５〜２８を使用する場合には使用されない信号である。

リング信号ＲＮＧは、ｐｓｗ中のＲＮＧフィールドのＭ
ＳＢ（リングレベル０と１に対応）を出力する。このリ
ング信号ＲＮＧはスタチック信号である。

グローバルバスリクエスト信号ＧＢＲは、マイクロプロ
セッサ２４がグローバルバスのバス権を要求しているこ
とを示し、割込みレベル０の割込みが入った時出力され
る。

ホールドリクエスト信号ＨＲＥＱは外部デバイスからバ
ス権の要求を知らせる。

ホールドアクノリッジ信号ＨＡＣＫはバス権を外部デバ
イスに渡すことを示す。

リセット信号ＲＥＳＥＴはマイクロプロセッサ２４内を
リセットする。

ホールト信号ＨＡＬＴは、入力された時、現在のバスサ
イクルを終了後、新しいバスサイクルに入らずに停止す
る。このホールト信号ＨＡＬＴはシステムエラーの時出
力される。

フロート信号ＦＬＯＡＴはマイクロプロセッサ２４の外
部出力ピンを無条件にハイインピーダンス状態にする。

このフロート信号ＦＬＯＡＴは他の信号と独立に機能す
る。

内部キャッシュパージ信号ＰＵＲＧＥは、外部デバイス
が内部キャッシュのパージを要求していることを知らせ
、マイクロプロセッサ２４のすべての内部キャッシュが
パージされる。

ノンキャッシャプル信号ＮＣＡは、入力されている間、
内部キャッシュへの取込みを禁止し、出力においてペー
ジテーブル中のＮ　Ｇ　（Ｎｏｎ　Ｃａｃｈａｂｌｅ）
ビットがセットされたページへのアクセス時及びＬＯＧ
信号出力時にアクティブされる。

インタラブドリクエスト信号ＩＲＬＯ−ＴＲＬ２は、３
本の信号線にエンコードされた８つのレベルの割込み要
求を行い、最高レベルのレベルＯは割込みマスクをされ
ない。

バスステータス信号ＢＳＴは、ハイレベルの時、外部デ
バイスがバスサイクルのノーマルサイクルであることを
知らせ、ローレベルの時、異常を知らせる。この要因は
ＤＣＴにて１／２クロック後に知らされる。

データトランスファコンプリートタイプ信号ＯＣＴは外
部デバイスがリトライ、バスアクセスエラーの夫々のバ
ス転送結果情報を知らせる。

バスクロック信号ＬＯＧは、連続した複数のバスサイク
ルが分割できないことを示す、このバスクロック信号Ｌ
ＯＧは、リードモディファイライトサイクルで使用され
、ＢＥＳＲｌ、ＢＣＬＲＩ。

Ｃ８Ｉの命令が実行された時出力される。

アクセスタイプ信号ＢＡＴＯ−ＢＡＴ２は現行バスサイ
クルのタイプを示す。

コ・プロセッサステータス信号ＣＰＳＴＯ〜ＣＰＳＴ２
はコ・プロセッサ２５〜２８がその状態を知らせる。

コ・プロセッサイネーブル信号ＣＤＥは、コ・プロセッ
サ２５〜２８に対し、次のバスサイクルでデータバス上
へのデータを出力することを指示する。

コ・プロセッサデータトランスファコンプリート信号Ｃ
ＰＤＣはコ・プロセッサ２５〜２８がデータリード時に
有効なデータがバス上に出力されたこと・を知らせる。

また、コ・プロセッサデータトランスファコンプリート
信号ＣＰＤＣはコ・プロセッサ２５〜２８がデータライ
ト時にデータを取込んだことを知らせる。

クロック信号ＣＬＫｆは例えば２０［ＭＨｚ］版におい
て２０［ＭＨｚ］クロックを入力する。クロック信号Ｃ
ＬＫ２ｆは４０［ＭＨｚコを入力する。

ＮＧは使用されない外部端子２４Ｄ（空ピン）である。

基準電圧Ｖｓｓはシステムの各回路の接地電位例えば０
［ｖ］である。電源電圧Ｖｃｃはシステムの各回路の動
作電位例えば５［ｖ］である。基準電圧Ｖｓｓ、電源電
圧Ｖｅｅの夫々は固定電位である。

第６図において、コ・プロセッサ信号は斜め格ある。

次に、コ・プロセッサ２５〜２８のうち、第５図及び第
７図に示すように、コ・プロセッサ２５において、半導
体チップ２５Ｂの右側の一辺には基準電圧（ＧＮＤ）Ｖ
ｓｓ、ｆｌ１Ｍｆｌｌ圧Ｖｃｃ、　：１−プロセッサ信
号、ホールトアクノリッジ信号ＨＡＣＫの夫々が印加さ
れる外部端子２５Ｄが主体に配列される。前記コ・プロ
セッサ信号はアドレスバス信号Ａ２７〜Ａ２９．バイト
コントロール信号ＢＣＯ−ＢＣ３、バスサイクルスター
ト信号ＢＳ、　リードライト信号Ｒ／Ｗ、バスアクセス
タイプ信号ＢＡＴＯ〜ＢＡＴ２．コ・プロセッサデータ
イネーブル信号ＣＤＥ、コ・プロセッサデータ転送完了
信号ＣＰＤＣ、データ転送完了信号ＤＣ，コ・プロセッ
サステータス信号ＣＰＳＴＯ−ＣＰＳＴ２の夫々である
。コ・プロセッサ信号は第７図において斜め格子印（）
を付けた部分である。また、ＮＣは使用されない外部端
子２５Ｄ（空ピン）である。

前記コ・プロセッサ信号であるアドレスバス信号Ａ２７
〜Ａ２９は複数個のコ・プロセッサ２５〜２８の中から
任意の１個のコ・プロセッサ２５を選択する識別子を与
える入力信号である。なお、以下の信号ｌｌ！能の説明
は、コ・プロセッサ２５を選択したと仮定して説明する
。

バイトコントロール信号ＢＣＯ〜ＢＣ３はデータバス信
号（Ｄｏ−Ｄ３王）上の有効なデータの位置をバイト単
位で示す信号である。

バスサイクルスタート信号ＢＳはバスサイクルが始まる
ことを知らせる信号である。

リードライト信号Ｒ／Ｗはマイクロプロセッサ２４が外
部メモリからデータを読出したり又外部メモリにデータ
を書込む信号、つまりデータ転送方向を示す信号である
。

バスアクセスタイプ信号ＢＡＴＯ−ＢＡＴ２はマイクロ
プロセッサ２４により出力されるアクセスの種類を示す
信号である。

コ・プロセッサデータイネーブル信号ＣＤＥは。

アサートされ、１クロックサイクルの経過後、マイクロ
プロセッサ２４のバスサイクルを開始させる信号である
。このコ・プロセッサデータイネーブル信号ＣＤＥは出
力タイミング認識信号としてマイクロプロセッサ２４か
ら与えられる。

リトライ信号ＲＥＴＲＹは実行中のバスサイクルにエラ
ーが生じた場合に再試行を要求する信号である。

コ・プロセッサデータ転送完了信号ＣＰＤＣはマイクロ
プロセッサ２４とコ・プロセッサ２５との間でデータバ
ス上のデータ転送が終了したことを示す信号である。

データ転送完了信号ＤＣはマイクロプロセッサ２４とメ
モリ回路２９との間、又はコ・プロセッサ２５とメモリ
回路２９との間でデータバス上のデータ転送が終了した
ことを示す信号である。

バスエラー信号ＢＥＲＲは実行中のバスサイクルにエラ
ーが発生したことを表す信号である。

コ・プロセッサステータス信号ＣＰＳＴＯ−ＣＰＳＴ２
はコ・プロセッサ２５の内部の動作状態を示す信号であ
る。

ホールトアクノリッジ信号ＨＡＣＫは、マイクロプロセ
ッサ２４がバス権を放棄し、ホールト状態に設定された
ことを表わす信号である。

基準電圧Ｖｓｓはシステムの各回路の接地電位例えば０
［■］である。電源電圧■ｃｃはシステムの各回路の動
作電位例えば５［■］である。基準電圧■ｓｓ、電源電
圧Ｖｃｃの夫々は固定電位である。

前記半導体チップ２５Ｂの前記−辺と対向する他辺（第
７図中糸辺）には基準電圧Ｖｓｓ、電源電圧Ｖｃｃ、ク
ロック信号ＣＬＫｆ、ＣＬＫｆ等の外部端子２５Ｄが配
列される。

コ・プロセッサ識別信号ＣＰ　Ｉ　ＤＯ−ＣＰ　Ｉ　Ｄ
２は電子装置２０に複数個配置されたコ・プロセッサ２
５〜２８に識別子を与える信号である。

クロック信号ＣＬＫｆ、ＣＬＫｆの夫々はシステム内部
の動作のタイミングを規定する基準信号である。

また、この左辺にはリセット信号ＲＥＳＥＴ、アッパー
データ信号ＵＤ、ローアデータ信号ＬＤ、割込み要求信
号ＩＲＬ、サイズ１６信号５ＩＺＩ６の夫々の外部端子
２５Ｄが配列される。

前記リセット信号Ｒ，Ｅ　Ｓ　Ｅ　Ｔは、すべての処理
を中断し、すべてのシステム内部のレジスタを初期状態
にする信号である。

本実施例のマイクロプロセッサ２４はデータバス信号が
３２　［ｂｉｔ］で構成される。アッパーデータ信号Ｕ
Ｄ、ローアデータ信号ＬＤの夫々はデータパス信号が１
６　［ｂｉｔ］に設定された場合のみ使用するアドレス
信号である。このアッパーデータ信号ＵＤはデータバス
信号の上位１６　［ｂｉｔ］を出力する切換信号である
。ローアデータ信号ＬＤはデータバス信号の下位　１６
　［ｂｉｔ］を出力する切換信号である。

サイズ１６信号５ＩＺ１６はデータバス信号が３２　［
ｂｉｔｌか１６　［ｂｉｔ］かを設定する入力信号であ
る。

前述のコ・プロセッサ信号及びクロック信号の外部端子
２５Ｄは、マイクロプロセッサ２４のコ・プロセッサ信
号及びクロック信号の外部端子２４Ｄと同じ位置又は同
じ列に配置されるか、隣接する列イトコントロール信号
ＢＣＯＮＢＣ３はマイクロプロセッサ２４．コ・プロセ
ッサ２５の夫々で対応する位置（Ｃ４、Ｂ４、Ａ５及び
Ｃ５）の外部端子２４Ｄ、２５Ｄの夫々に割り当てられ
る。また、同様に、コ・プロセッサ信号のコ・プロセッ
サデータイネーブル信号ＣＤＥは、対応する位置ではな
いが、同じ列（列９）に配置される。また、同様に、コ
・プロセッサ信号のバスアクセスタイプ信号ＢＡＴ２は
隣接する列（列６，７）に配置される。

このように、マイクロプロセッサ２４とコ・プロセッサ
２５のクロック信号及びコ・プロセッサ信号（換言すれ
ば、マイクロプロセッサ２４とコ・プロセッサ２５に共
通な信号）の外部端子２４Ｄ、２５Ｄの夫々をパッケー
ジの対応する位置、対応する列又は隣接する列に配置す
る。この構成により、マイクロプロセッサ２４、コ・プ
ロセッサ２５の夫々を直線的に実装基板の実装面２０Ｄ
上に実装した場合、対応する外部端子２４Ｄ、２５Ｄの
夫々を接続する配置を直線的に配置できる。この結果、
例えばマイクロプロセッサ２４とコ・プロセッサ２５間
又は複数のコ・プロセッサ２５〜２８間のクロック信号
のスキューを低減できる。

前記コ・プロセッサ２５の半導体チップ２５Ｂの前記−
辺及び他辺と異なる対向する２辺（上辺及び下辺）には
基準電圧ｖｓｓ、電源電圧Ｖｃｃ、データバス信号Ｄｏ
−０３１の夫々が印加される外部端子２５Ｄが主体に配
列される。データバス信号り。

〜Ｄ３１は３２　［ｂｉｔｌの入出力データ信号である
。

このデータバス信号ＤＯ〜Ｄ３１の端子でコ・プロセッ
サ２５とそれ以外のマイクロプロセッサ２４や外部装置
例えばメモリとの間でデータの授受が行われる。データ
バス信号ＤＯ〜０３１のうち、データバス信号Ｄｏ−０
１５が印加される外部端子２５Ｄは半導体チップ２５Ｂ
の上辺に配列される。データバス信号ＤＯ〜Ｄ３１のう
ち、データバス信号Ｄ１６〜０３１が印加される外部端
子２ＳＤは半導体チップ２５Ｂの下辺に配列される。つ
まり、データバス信号Ｄｏ−Ｄ３１が印加される外部端
子２５０は３２　［ｂｉｔｌのうち１６　［ｂｉｔｌづ
つ上辺及び下辺に分割され配列される。データバス信号
ＤＯ〜Ｄ３１は第７図において左斜線印（判）を付けた
部゛〉、５分である。

前記コ・プロセッサ２５の半導体チップ２５Ｂは、第８
図（チップレイアウト図）に示すように１周辺の各辺に
沿って外部引出し端子（ポンディングパッド）ＢＰが配
列され、中央部分に回路が配置さ′れる。半導体チップ
２５Ｂは主に入出力コントローラ回路（Ｉ１０コントロ
ーラ）２５１．演算実行回路２５２、演算制御回路２５
３及び乗算器２５４で構成される。

半導体チップ２５Ｂの周辺部分の外部引出し端子ＢＰの
配列は、前記第５図及び第７図に示す外部端子２５Ｄの
配列に対応し、基本的には外部端子２５Ｄと同様の配列
で構成される。つまり、第８図に示す半導体チップ２５
Ｂの右辺には、第５図及び第７図に示すベース基板２５
Ａの右辺に配列された外部端子２５Ｄと同様に、コ・プ
ロセッサ信号の外部引出し端子ＢＰが主体に配列される
。同様に、半導体チップ２５Ｂの左辺にはベース基板２
５Ａの左辺に配列された外部端子２５Ｄすなわちクロッ
ク信号ＣＫＬｆ及びＣＫＬｆ等の外部引出し端子ＢＰが
主体に配列される。半導体チップ２５Ｂの下辺にはベー
ス基板２５Ａの上辺に配列された外部端子２５Ｄすなわ
ちデータバス信号Ｄｏ−Ｄ１５の外部引出し端子ＢＰが
主体に配列される。半導体チップ２５Ｂの上辺にはベー
ス基板２５Ａの上辺に配列された外部端子２５Ｄすなわ
ちデータバス信号Ｄ１６〜Ｄ３１の外部引出し端子ＢＰ
が主体に配列される。

データバス信号Ｄｏ−Ｄ３１の外部引出し端子ＢＰは、
信号遅延を低減するため、外部端子２５Ｄの配列と同様
に、半導体チップ２５Ｂの上辺、下辺の夫々に分割して
配列され、最短距離で外部端子２５Ｄに接続される。デ
ータバス信号ＤＯ〜Ｄ３１の外部引出し端子ＢＰは、こ
こでは２個毎に固定電位（Ｖｃｃ又はＶ　ｓｓ）の印加
される外部引出し端子ＢＰで、その両端を囲まれる。こ
の構成により、データバス動作時の電源配線（Ｖｃｃ又
はＶｓｓ）の電位変動に起因するノイズの発生を防止で
きる。

前記外部引出し端子ＢＰのうち、特に半導体チップ２５
Ｂの左辺中央部に配列されたクロック信号ＣＬＫｆが印
加される外部引出し端子ＢＰは、固定電位（Ｖｃｃ又は
Ｖ　ｓｓ）が印加された外部引出し端子（はぼ正方形状
で形成される）ＢＰでその両端を囲まれる。この固定電
位が印加される外部引出し端子ＢＰは外部引出し端子Ｂ
Ｐと内部回路との間に延在する電源配線２５５又は２５
６に接続される。

電源配線２５５は、例えばアルミニウム配線で構成され
、電源電位Ｖｃｃに印加される。電源配線２５６は、例
えばアルミニウム配線で構成され、基準電位Ｖｓｓが印
加される。りａツク７ａ号ＣＬＫｆが印加された外部引
出し端子ＢＰに限定されず、本実施例の半導体チップ２
５Ｂは、コ・プロセッサ信号の外部引出し端子ＢＰの周
囲にもノイズの発生を防止するために固定電位が印加さ
れた外部引出し端子ＢＰが配列される。

前記半導体チップ２５Ｂの周辺に配列された外部引出し
端子ＢＰは、前記第４図に示すように、ボンディングワ
イヤ２５Ｆ、リード配線２５Ｅ、図示しないスルーホー
ル配線の夫々を通して外部端子２５Ｄに接続される。

ここでのコ・プロセッサ２５〜２８は、本来、マイクロ
プロセッサ２４に１チツプ化して搭載するのが好ましい
が、製造技術又は集積度の点で別のチップで構威し、特
別の制御論理を組み入れることによって、マイクロプロ
セッサ２４と密結合して、マイクロプロセッサ２４の命
令の実行の一端を担うＬＳＩのことである。

前記コ・プロセッサ２５以外のコ・プロセッサ２６〜２
８は、コ・プロセッサ２５と実質的に同一構造であるの
で、外部端子の配列等の説明は省略する。

前述のマイクロプロセッサ２４、コ・プロセッサ２５〜
２８の夫々は第１図、第２図、第９図（実装状態を示す
要部底面図）及び第１０図（実装状態を示す要部底面図
）に示すように、電子装置２０の実装基板２０Ｄの実装
面上に実装される。第９図はコ・プロセッサ信号配線及
びクロック信号配線を主体に示し、第１０図はこれらの
信号配線とバスラインとを合せて示す。

実装に際しては、マイクロプロセッサ２４、コ・プロセ
ッサ２５〜２８の夫々のコ・プロセッサ信号の外部端子
（２４Ｄ、２５Ｄ〜２８Ｄ）が同じ列又は隣接する列に
位置するように配置する。つまり、マイクロプロセッサ
２４、コ・プロセッサ２５〜２８の夫々は実質的に一直
線上に実装基板の実装面２０Ｄ上に実装される。マイク
ロプロセッサ２４、コ・プロセッサ２５〜２８の夫々の
コ・プロセッサ信号の外部端子（２４Ｄ、２５Ｄ〜２８
Ｄ）は、第９図及び第１０図に示すように、実装基板の
実装面２０Ｄ上に直線的に延在するコ・プロセッサ信号
配線２０Ａを介在させて電気的に接続される。同様に、
クロッフィコ号ＣＬＫｆの外部端子（２４Ｄ、２５Ｄ〜
２８Ｄ）は直線的に延在するクロック信号配線２０Ｂを
介在させて電気的に接続される。これらのコ・プロセッ
サ信号配線２０Ａ、クロック信号配線２０Ｂの夫々は、
電子装置２０のシステムの高速性を決定する高速信号が
伝送される配線であり、第９図及び第１０図に示すよう
に実質的に直線で延在させることができる。特に、クロ
ック信号ＣＬＫｆ、ＣＬＫｆの夫々のクロック信号配線
２０Ｂはその延在方向において交差させずに延在させる
。

一方、マイクロプロセッサ２４、コ・プロセッサ２５〜
２８の夫々のデータバス信号Ｄｏ−Ｄ３１が印加される
外部端子（２４Ｄ、２５Ｄ〜２８Ｄ）間は第１図及び第
１０図に示すようにバスライン（信号配線）２０Ｇを介
在させて電気的に接続される。バスライン２０Ｇは前記
コ・プロセッサ信号配線２０Ａ及びクロック信号配、１
２０Ｂの両側に沿ってそれらの信号配線と適度な寸法で
離隔した位置に延在している。

バスライン２０Ｃは、各半導体チップ（２４Ｂ〜２８Ｂ
）の周囲の上辺及び下辺にデータバス信号Ｄｏ−Ｄ３１
が印加される外部端子（２５Ｄ等）が配列されているの
で、マイクロプロセッサ２４．コ・プロセッサ２５〜２
８の夫々の上辺、下辺の夫々に沿って延在させることが
できる。バスライン２０Ｃはマイクロプロセッサ２４、
コ・プロセッサ２５〜２８の夫々の下部を延在させても
よいしその外側の近傍を延在させてもよい。

前記実装基板２０Ｄは例えば６層の信号配線層を備え、
前記コ・プロセッサ信号配線２０Ａ、クロック信号配線
２０Ｂ、バスライン２０Ｃの夫々は前記６層のうちのい
ずれかの信号配線層に形成される。

このように、マイクロプロセッサ２４とコ・プロセッサ
２５（又は及び２６〜２８）との関係にある第１半導体
装置（Ｐ　Ｇ　Ａ）及び第２半導体装置（ＰＧＡ）を実
装基板２０Ｄに実装する電子装置２０において、第９図
及び第１０図に示すように、前記第１半導体装置、第２
半導体装置の夫々のクロック信号用外部端子（２５Ｄ等
）に接続されるクロック信号配ＲＩＡ２０Ｂ、又はコ・
プロセッサ信号用外部端子に接続されるコ・プロセッサ
信号配線２０Ａを実装基板２０Ｄ上に実質的に直線で延
在させる。この構成により、前記実装基板２０上に形成
されるクロック信号配線２０Ｂ又はコ・プロセッサ信号
配４１２０Ａの配線長を短縮し、信号遅延を低減するこ
とができるので、電子装置２０のシステムの動作速度の
高速化を図ることができる。

また、前記第１半導体装置、第２半導体装置の夫々は方
形状の半導体チップ（２５Ｂ等）の周囲の各辺に沿って
複数の外部端子（２５Ｄ等）をベース基板（２５Ａ等）
に配列し、この複数の外部端子のうち前記半導体チップ
の周囲の一辺、又はこの−辺及びそれと対向する他辺に
前記コ・プロセッサ信号用外部端子又はクロック信号用
外部端子を配列する。

この構成により、前記コ・プロセッサ信号用外部端子又
はクロック信号用外部端子を実装基板２０Ｄ上の実質的
に直線上に配列することができる。

また、前記第１半導体装置と第２半導体装置との間のデ
ータバス信号Ｄｏ−０３１等の制御信号の授受はバスラ
イン２０Ｃで行われ、第１図及び第１０図に示すように
、このバスライン２０Ｇはコ・プロセッサ信号配ａ２０
Ａ、クロック信号配線２０Ｂの夫々と離隔しかつそれに
沿って前記実装基板２０Ｄ上に延在させる。この構成に
より、前記コ・プロセッサ信号配線２０Ａ、クロック信
号配４１２（［３の夫々とバスライン２０Ｃとの間に発
生するクロストークを低減できるので、電子袋［２０の
システムの誤動作を低減し、電気的信頼性を向上するこ
とができる。

また、第７図及び第９図に示すように、前記第１半導体
装置、第２半導体装置の夫々のクロック信号用外部端子
（２５Ｄ等）の周囲に配列された外部端子（２５Ｄ等）
を固定電位（Ｖｃｃ又はＶ　ｓｓ）に接続する。この構
成により、前記クロック信号用外部端子の周囲を固定電
位で電磁場的に遮蔽し、データバス信号Ｄｏ−Ｄ３１の
信号レベルの切換えの際にクロック信号ＣＬＫｆ、ＣＬ
Ｋｆへのノイズの発生を低減できるので、システムの誤
動作を防止し、電子装置［２０の電気的信頼性を向上す
ることができる。

また、第８図に示すように、第１半導体装置、第２半導
体装置の夫々の半導体チップ（２５Ｄ等）のクロック信
号ＣＬＫｆ、ＣＬＫｆが印加される外部引出し端子（ポ
ンディングパッド）ＢＰの周囲に配列された外部引出し
端子ＢＰに固定電位を接続する。この構成により、前述
と同様に、クロック信号ＣＬＫｆ、ＣＬＫｆへのノイズ
の発生を低減できるので、システムの誤動作を防止し、
電子装置２０の電気的信頼性を向上することができる。

また、第７図及び第９図に示すように、複数個のコ・プ
ロセッサ２５〜２８の夫々の外部端子（２５Ｄ等）のう
ち、前記実装基板２００上に延在するクロック信号配線
２０Ｂに近接する位置に配列された外部端子を固定電位
に接続する。つまり、コ・プロセッサ２５〜２８の夫々
の左辺に配列されたクロック信号ＣＬＫｆが印加される
外部端子（２５Ｄ等）と対向する右辺に固定電位が印加
される外部端子を配列する。この構成により、前述と同
様に、実装基板２ＯＤ上のクロック信号配線２０Ｂのク
ロック信子ＣＬＫｆ、ＣＬＫｆへのノイズの発生を低減
できるので、システムの誤動作を防止し、電子装置２０
の電気的信頼性を向上することができる。

また、実装基板２０Ｄに複数個のコ・プロセッサ２５〜
２８を実装する電子装置２０において、第９図及び第１
０図に示すように、前記複数個のコ・プロセッサ２５〜
２８の夫々のクロック信号ＣＬＫｆ及びＣＬＫｆが印加
される外部端子（２５Ｄ等）に接続されるタロツク信号
配線２０Ｂをタロツク信号用外部端子の両側に配置して
同一方向にほぼ平行に延在させる。この構成により、２
つのクロック信号ＣＬＫｆ、ＣＬＫｆの夫々の間に生じ
るクロストークを低減できるので、電子装置２０の電気
的信頼性を向上することができる。

以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは勿論である。

例えば、本発明は、前記電子装置２０にコ・プロセッサ
としてＦＰＵを搭載したが、ＭＭＵ（Ｍｅｍ。

ｒｙ　Ｍａｎａｇｅｍｅｎｔ　Ｕｎｉｔ　：管理ユニッ
ト）、ＤＰＵ（ＤｅｃｉＩＩｌａｌ　Ｐｒｏｃｅｓｓｉ
ｎｇ　Ｕｎｉｔ：十進演算器）等のコ・プロセッサを電
子装置に搭載してもよい。

また、本発明は、前記マイクロプロセッサ２４、コ・プ
ロセッサ２５〜２８の夫々をＰ　Ｌ　ＣＣ（Ｐ　１ａｓ
ｔｉｃ　Ｌ　ｅａｄｅｄ　Ｃｈｉｐ　Ｃａｒｒｉｅｒ）
、Ｑ　Ｆ　Ｐ　（Ｑｕａｄ　Ｆ　ｌａｔ　Ｐ　ａｃｋａ
ｇｅ）又はＬ　ＣＣ（Ｌｅａｄｌｅｓｓ　Ｃｈｉｐ　Ｃ
ａｒｒｉｅｒ）構造を採用する半導体装置で構成しても
よい。

つまり、本発明は外部端子数が多い所謂４方向型パツケ
ージであればよい。

また、本発明は、前記電子装置２０に実装されるマイク
ロプロセッサ、コ・プロセッサの夫々の配置数を前述の
実施例に限定されず変えてもよい。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。

電子装置のシステムの動作速度の高速化を図ることがで
きる。

電子装置のシステムの電気的信頼性を向上することがで
きる。

【図面の簡単な説明】

第１図は、本発明の一実施例である電子装置の概要を示
す要部のブロック構成図、第２図は、前記電子装置のブロック構成図、第３図は、
前記電子装置に実装される半導体装置の斜視図、第４図は、前記半導体装置の断面図、第５図は、前記半導体装置の底面図、第６図は、マイクロプロセッサの場合の前記第４図に示
す外部端子の各機能を示す図、第７図は、コ・プロセッ
サの場合の前記第４図に示す外部端子の各機能を示す図
。第８図は、前記半導体装置に搭載される半導体ペレット
の平面レイアウト図。第９図及び第１０図は、前記電子装置に半導体装置を実
装した状態を示す要部底面図である。図中、２０・・・電子装置、２０Ａ、２０Ｂ・・・信号
配線、２０Ｃ・・・バスライン、２０Ｄ・・・実装基板
、２４・・・マイクロプロセッサ、２５〜２８・・・コ
◆プロセッサ、２４Ｂ。２５Ｂ・・・半導体チップ、２４Ｄ、２５Ｄ・・・外部
端子（外部ピン）、ＢＰ・・・外部引出し端子（ポンデ
ィングパッド）である。

Claims

【特許請求の範囲】

１．マイクロプロセッサとコ・プロセッサとの関係にあ
る第１半導体装置及び第２半導体装置を実装基板に実装
する電子装置において、前記第１半導体装置、第２半導
体装置の夫々のクロック信号用外部端子又はコ・プロセ
ッサ信号用外部端子に接続されるクロック信号配線又は
コ・プロセッサ信号配線を前記実装基板上に実質的に直
線で延在したことを特徴とする電子装置。
２．前記第１半導体装置、第２半導体装置の夫々は、方
形状半導体チップの周囲の各辺に沿って複数の外部端子
を配列し、この複数の外部端子のうち前記半導体チップ
の周囲の一辺、又は周囲の一辺及びそれと対向する他辺
に前記クロック信号用外部端子、コ・プロセッサ信号用
外部端子の夫々を配列したことを特徴とする請求項１に
記載の電子装置。
３．前記第１半導体装置と第２半導体装置との間のデー
タバス信号等の制御信号の授受は前記実装基板上に延在
するバスラインで行われ、このバスラインは前記クロッ
ク信号配線又はコ・プロセッサ信号配線と離隔しかつそ
れに沿って実質的に平行に前記実装基板に延在させたこ
とを特徴とする請求項１又は請求項２に記載の電子装置
。
４．前記第１半導体装置、第２半導体装置の夫々は方形
状半導体チップの周囲の前記クロック信号用外部端子又
はコ・プロセッサ信号用外部端子の夫々を配列した辺と
異なる対向する２辺に前記制御信号用外部端子を配列し
たことを特徴とする請求項３に記載の電子装置。
５．前記実装基板上に延在するバスラインはクロック信
号配線又はコ・プロセッサ信号配線の両側に延在させた
ことを特徴とする請求項３又は請求項４に記載の電子装
置。
６．前記第１半導体装置、第２半導体装置の夫々はＰＧ
Ａ、ＰＬＣＣ、ＱＦＰ又はＬＣＣ構造で構成されたこと
を特徴とする請求項１乃至請求項５に記載の夫々の電子
装置。
７．前記第１半導体装置、第２半導体装置の夫々のクロ
ック信号用外部端子の周囲に配列された外部端子は固定
電位に接続されたことを特徴とする請求項２乃至請求項
６に記載の夫々の半導体装置。
８．前記第１半導体装置、第２半導体装置の夫々の外部
端子のうち、前記実装基板上に延在するクロック信号配
線に近接する位置に配列された外部端子は固定電位に接
続されたことを特徴とする請求項２乃至請求項７に記載
の夫々の半導体装置。
９．実装基板にコ・プロセッサを搭載した半導体装置を
複数個実装する電子装置において、前記複数個の半導体
装置のクロック信号用外部端子の夫々に接続される第１
クロック信号配線及び第２クロック信号配線を実装基板
上に交差させずに同一方向に延在したことを特徴とする
電子装置。