JPH04154152A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH04154152A JPH04154152A JP27975690A JP27975690A JPH04154152A JP H04154152 A JPH04154152 A JP H04154152A JP 27975690 A JP27975690 A JP 27975690A JP 27975690 A JP27975690 A JP 27975690A JP H04154152 A JPH04154152 A JP H04154152A
- Authority
- JP
- Japan
- Prior art keywords
- lead
- conductor layer
- insulation layer
- semiconductor integrated
- inner leads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title abstract description 13
- 239000004020 conductor Substances 0.000 claims abstract description 10
- 239000000758 substrate Substances 0.000 claims description 4
- 239000000919 ceramic Substances 0.000 abstract description 5
- 239000002184 metal Substances 0.000 abstract description 4
- 230000007257 malfunction Effects 0.000 abstract description 3
- 230000010354 integration Effects 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 3
- 230000006698 induction Effects 0.000 abstract 1
- 230000001052 transient effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特にパッケージの内部
リードに間する。
リードに間する。
従来の半導体集積回路は、第２図（ａ）〜（Ｃ）に示す
ように、中央部に設けた凹部底面に素子載置部を有する
セラミック基板１と、素子載置部周囲の凹部上段水、平
面に３５０μｍの間隔で設けた内部リード２とを有する
セラミックパッケージの素子載置部に半導体チップ３を
マウントし、半導体チップ３に設けた電極４と内部リー
ド２との間を金属軸１１５により接続して半導体集積回
路を構成している。
ように、中央部に設けた凹部底面に素子載置部を有する
セラミック基板１と、素子載置部周囲の凹部上段水、平
面に３５０μｍの間隔で設けた内部リード２とを有する
セラミックパッケージの素子載置部に半導体チップ３を
マウントし、半導体チップ３に設けた電極４と内部リー
ド２との間を金属軸１１５により接続して半導体集積回
路を構成している。
上述した従来の半導体集積回路は、内部リードが互に平
行に配置されており、隣接したＥＣＬ入力とＴＴＬ出力
の信号リードにおいて、ＴＴＬ出力信号が高レベルから
低レベルの電圧へ切換わる時、信号リードに流れる電流
によって隣接したＥＣＬ入力信号リーす間に存在する相
互インダクタンスにより発生する誘電電圧すなわち、誘
電ノイズΔＶは、次式の様になる。
行に配置されており、隣接したＥＣＬ入力とＴＴＬ出力
の信号リードにおいて、ＴＴＬ出力信号が高レベルから
低レベルの電圧へ切換わる時、信号リードに流れる電流
によって隣接したＥＣＬ入力信号リーす間に存在する相
互インダクタンスにより発生する誘電電圧すなわち、誘
電ノイズΔＶは、次式の様になる。
ΔＶ＝−Ｍ −ｄ ｉ （ｔ） ／ｄ ｔ・・・（１）
但し、Ｍ：相互インダクタンス、ｉ （ｔ） ：ＴＴＬ
出力信号リードに流れる過渡電流たとえば、ＴＴＬ出力
に負荷容量５０ｐＦをつけて出力信号を高レベルから低
レベル電圧に変化させた場合には ｄｉ（ｔ）／ｄｔ＝５０ ＪｍＡ／５ｅｃ３となり、△
Ｖは＝１００ＣｍＶ）となる。そして複数出力の同時動
作により、Δ■の誘導ノイズがＥＣＬ入力のしきい値よ
り大きくなり、内部のフリップフロップのクロック入力
に接続されているＥＣＬ入力に伝わると誤動作させると
いう欠点がある。
但し、Ｍ：相互インダクタンス、ｉ （ｔ） ：ＴＴＬ
出力信号リードに流れる過渡電流たとえば、ＴＴＬ出力
に負荷容量５０ｐＦをつけて出力信号を高レベルから低
レベル電圧に変化させた場合には ｄｉ（ｔ）／ｄｔ＝５０ ＪｍＡ／５ｅｃ３となり、△
Ｖは＝１００ＣｍＶ）となる。そして複数出力の同時動
作により、Δ■の誘導ノイズがＥＣＬ入力のしきい値よ
り大きくなり、内部のフリップフロップのクロック入力
に接続されているＥＣＬ入力に伝わると誤動作させると
いう欠点がある。
ここで、この誘導ノイズを押えるためには、過渡電流を
小さくする必要があるが、過渡電流を小さくすると、Ｔ
ＴＬ出力信号の高レベルから低レベルへの電圧切換わり
時間が大となり、好ましくない。
小さくする必要があるが、過渡電流を小さくすると、Ｔ
ＴＬ出力信号の高レベルから低レベルへの電圧切換わり
時間が大となり、好ましくない。
したがって、相互インダクタンスを小さくするために、
信号リード間隔をある程度大きくとらなければならない
。
信号リード間隔をある程度大きくとらなければならない
。
この誘導ノイズの影響をなくすためには最低］、、５ｍ
ｍＭして、相互インダクタンスを小さく巳なければなら
ない。この間隔でＩＣパッケージを設計すると現状のパ
ッケージより約５倍近く大きくなるという問題点がある
。
ｍＭして、相互インダクタンスを小さく巳なければなら
ない。この間隔でＩＣパッケージを設計すると現状のパ
ッケージより約５倍近く大きくなるという問題点がある
。
本発明の半導体集積回路は、中央部に設けた凹部底面に
素子載置部を有する絶縁基板と、前記素子載置部周囲の
凹部上段水平面に配置して設けた内部リードと、前記内
部リードの表面を被覆して設けた絶縁層と、前記絶縁層
を介して前記内部リードの周囲に同心状に設けた導体層
とを備えている。
素子載置部を有する絶縁基板と、前記素子載置部周囲の
凹部上段水平面に配置して設けた内部リードと、前記内
部リードの表面を被覆して設けた絶縁層と、前記絶縁層
を介して前記内部リードの周囲に同心状に設けた導体層
とを備えている。
次に、本発明について図面を参照して説明する。
第１図（ａ）〜（ｃ）は本発明の一実施例を説明するた
めの部分平面図及びＡ−Ａ′線断面図及びＢ−Ｂ′線断
面図である。
めの部分平面図及びＡ−Ａ′線断面図及びＢ−Ｂ′線断
面図である。
第１図（ａ）〜（ｃ）に示すように、中央部に設けた凹
部底面に素子載置部を有するセラミック基板１の素子載
置部周囲の凹部上段水平面に配置して設けた内部リード
２と、内部リード２の表面を被覆して設けた絶縁層６と
、絶縁層６の周囲に内部リード２と同心状に設けて隣接
内部リード２との相互間を電磁シールドする導体層７と
を備えてパッケージが構成され、内部リード２の先端部
上面の導体層７及び絶縁層６を開口して窓を設ける。パ
ッケージの素子載置部に半導体チップ３をマウントし、
半導体チップ３の上に設けた電ｆｉ４と窓の内部リード
２との間を金属細線５により接続して構成される。
部底面に素子載置部を有するセラミック基板１の素子載
置部周囲の凹部上段水平面に配置して設けた内部リード
２と、内部リード２の表面を被覆して設けた絶縁層６と
、絶縁層６の周囲に内部リード２と同心状に設けて隣接
内部リード２との相互間を電磁シールドする導体層７と
を備えてパッケージが構成され、内部リード２の先端部
上面の導体層７及び絶縁層６を開口して窓を設ける。パ
ッケージの素子載置部に半導体チップ３をマウントし、
半導体チップ３の上に設けた電ｆｉ４と窓の内部リード
２との間を金属細線５により接続して構成される。
以上説明したように本発明は、内部リードの周囲に絶縁
層を介して同心状に導体層を設けることにより、隣接内
部リード間の誘導ノイズによるクロストークを遮断でき
るという効果を有する。
層を介して同心状に導体層を設けることにより、隣接内
部リード間の誘導ノイズによるクロストークを遮断でき
るという効果を有する。
また、信号リードの間隔は、絶縁体と導体の構造で決ま
るため、従来と同等のＩＣパッケージの大きさにするこ
とにより、高集積化に対応できる効果がある。
るため、従来と同等のＩＣパッケージの大きさにするこ
とにより、高集積化に対応できる効果がある。
第１図（ａ）〜（ｃ）は、本発明の一実施例を説明する
ための部分平面図及びＡ−Ａ’線断面図及びＢ−Ｂ’線
断面図、第２図（ａ）〜（ｃ）は従来の半導体集積回路
の一例を示す平面図及びＣ−Ｃ′線断面図及びＤ−Ｄ′
線断面拡大図である。 １・・・セラミック基板、２・・・内部リード、３・・
・半導体チップ、４・・・電極、５・・・金属細線、６
・・・絶縁層、７・・・導体層。
ための部分平面図及びＡ−Ａ’線断面図及びＢ−Ｂ’線
断面図、第２図（ａ）〜（ｃ）は従来の半導体集積回路
の一例を示す平面図及びＣ−Ｃ′線断面図及びＤ−Ｄ′
線断面拡大図である。 １・・・セラミック基板、２・・・内部リード、３・・
・半導体チップ、４・・・電極、５・・・金属細線、６
・・・絶縁層、７・・・導体層。
Claims (1)
- 中央部に設けた凹部底面に素子載置部を有する絶縁基
板と、前記素子載置部周囲の凹部上段水平面に配置して
設けた内部リードと、前記内部リードの表面を被覆して
設けた絶縁層と、前記絶縁層を介して前記内部リードの
周囲に同心状に設けた導体層とを備えたことを特徴とす
る半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27975690A JPH04154152A (ja) | 1990-10-18 | 1990-10-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27975690A JPH04154152A (ja) | 1990-10-18 | 1990-10-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04154152A true JPH04154152A (ja) | 1992-05-27 |
Family
ID=17615471
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27975690A Pending JPH04154152A (ja) | 1990-10-18 | 1990-10-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04154152A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8896649B2 (en) | 2011-01-17 | 2014-11-25 | Ricoh Company, Limited | Optical scanning device and image forming apparatus |
| US9116351B2 (en) | 2010-09-08 | 2015-08-25 | Ricoh Company, Limited | Optical scanning device and image forming apparatus |
-
1990
- 1990-10-18 JP JP27975690A patent/JPH04154152A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9116351B2 (en) | 2010-09-08 | 2015-08-25 | Ricoh Company, Limited | Optical scanning device and image forming apparatus |
| US8896649B2 (en) | 2011-01-17 | 2014-11-25 | Ricoh Company, Limited | Optical scanning device and image forming apparatus |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4551746A (en) | Leadless chip carrier apparatus providing an improved transmission line environment and improved heat dissipation | |
| US4551747A (en) | Leadless chip carrier apparatus providing for a transmission line environment and improved heat dissipation | |
| US5444297A (en) | Noise resistant semiconductor power module | |
| JP2772184B2 (ja) | 半導体装置 | |
| JP4071914B2 (ja) | 半導体素子及びこれを用いた半導体装置 | |
| US20060118924A1 (en) | Lead frame assemblies and decoupling capacitors | |
| KR100218588B1 (ko) | 산화 니켈 배리어를 갖는 rf 트랜지스터 패키지 | |
| JP2002252310A (ja) | 半導体チップパッケージ | |
| US5672909A (en) | Interdigitated wirebond programmable fixed voltage planes | |
| JPH08222657A (ja) | 半導体集積回路装置 | |
| US6340839B1 (en) | Hybrid integrated circuit | |
| KR100338655B1 (ko) | 이중 접지를 지닌 알에프 전력 패키지 | |
| US5976915A (en) | Low mutual inductance lead frame device | |
| JPS5854661A (ja) | 多層セラミツク半導体パツケ−ジ | |
| KR100192631B1 (ko) | 반도체장치 | |
| JPH04154152A (ja) | 半導体集積回路 | |
| JP2870162B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6225907Y2 (ja) | ||
| JPS6379350A (ja) | 半導体装置 | |
| JPS5951555A (ja) | 半導体集積回路装置 | |
| JPS62119949A (ja) | 半導体装置用パツケ−ジ | |
| JP2732659B2 (ja) | 高速集積回路用パッケージ型装置 | |
| JPH09307061A (ja) | 集積回路装置 | |
| JPS59124743A (ja) | 半導体装置 | |
| JPH0575012A (ja) | 半導体集積装置 |