JP2732659B2 - 高速集積回路用パッケージ型装置 - Google Patents
高速集積回路用パッケージ型装置Info
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- lead portion
- signal
- semiconductor chip
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は高速集積回路用パッケージ型装置に係り、特
に高速デジタル信号などの立ち上がり／立ち下がり時間
が短くかつ、パルス幅の狭い信号を入出力する高速集積
回路用パッケージ型装置に関する。
に高速デジタル信号などの立ち上がり／立ち下がり時間
が短くかつ、パルス幅の狭い信号を入出力する高速集積
回路用パッケージ型装置に関する。
（従来の技術） 半導体チップ（素子）を内蔵して成るパッケージ型装
置は、前記半導体チップを所要の回路基板に実装し、こ
の実装した半導体チップを外部からの機械的，熱的なス
トレスから保護するとともに、半導体チップが発生する
熱を外部に伝導放熱し、さらに封止体で封止した形で構
成されている。ところで、この種の半導体パッケージ型
装置においては、入出力するデジタル信号の速さがパッ
ケージの大きさに比較して十分遅い場合は、熱的，機械
的性能面に注目してパッケージ部の設計，製作で十分実
用に供し得る。しかし、半導体チップたとえば半導体IC
の性能向上（高速化）に伴い、デジタル信号の高速化に
対応したパッケージ型装置の設計，構成が要求されてい
る。こうした要求に対してパッケージ型装置の信号用リ
ード部のインピーダンスを制御することが試みられてい
る。つまり、デジタル信号が高速化すると、信号用リー
ド部のインピーダンスの乱れによりデジタル信号が乱
れ、半導体ICが誤動作する。このため前記信号用リード
部のインピーダンスを制御することが一部行われてい
る。
置は、前記半導体チップを所要の回路基板に実装し、こ
の実装した半導体チップを外部からの機械的，熱的なス
トレスから保護するとともに、半導体チップが発生する
熱を外部に伝導放熱し、さらに封止体で封止した形で構
成されている。ところで、この種の半導体パッケージ型
装置においては、入出力するデジタル信号の速さがパッ
ケージの大きさに比較して十分遅い場合は、熱的，機械
的性能面に注目してパッケージ部の設計，製作で十分実
用に供し得る。しかし、半導体チップたとえば半導体IC
の性能向上（高速化）に伴い、デジタル信号の高速化に
対応したパッケージ型装置の設計，構成が要求されてい
る。こうした要求に対してパッケージ型装置の信号用リ
ード部のインピーダンスを制御することが試みられてい
る。つまり、デジタル信号が高速化すると、信号用リー
ド部のインピーダンスの乱れによりデジタル信号が乱
れ、半導体ICが誤動作する。このため前記信号用リード
部のインピーダンスを制御することが一部行われてい
る。
（発明が解決しようとする課題） 上記信号の高速化は加速的で、一部の半導体ICではク
ロック周波数1GHzを超える状況であり、この高速化のバ
ッケージにおけるリード部と半導体ICチップ（ペレッ
ト）とを電気的に接続する接続線、たとえばボンデング
ワイヤなどのインダクタンス（Ｌ）も前記信号波形を乱
す要因の一つと考えられるようになって来ている。たと
えば第７図に要部を斜視的に示すごとく、基板１面上に
実装された半導体ICチップ２と、同一基板１面上に設け
た誘電体層３面上に配設された信号用リード部４とを電
気的に接続する接続線５、たとえば長さを2mm,直径25μ
ｍのボンデングワイヤを基板１面（接地面）に対し高さ
0.3mmの位置として接続配線した場合、その電気的等価
回路は第８図に示すようになる。第８図において、半導
体IC2のボンデングパッド2aから半導体IC2を見込むイン
ピーダンス2bをZLとし、信号用リード部４の特性インピ
ーダンスZ0は50Ωに制御されているものとする。なお、
5aは接続線５のインダクタンスを示す。この等価回路に
ついてその周波数特性を計算すると、第３図に曲線Ａで
示すごとく挿入損1dBになる周波数は4.6GHzとなる。つ
まり、低い周波数で挿入損が大きくなるほど入力信号を
乱す原因となり易く、できるだけ高い周波数まで挿入損
は低いことが望まれることになる。
ロック周波数1GHzを超える状況であり、この高速化のバ
ッケージにおけるリード部と半導体ICチップ（ペレッ
ト）とを電気的に接続する接続線、たとえばボンデング
ワイヤなどのインダクタンス（Ｌ）も前記信号波形を乱
す要因の一つと考えられるようになって来ている。たと
えば第７図に要部を斜視的に示すごとく、基板１面上に
実装された半導体ICチップ２と、同一基板１面上に設け
た誘電体層３面上に配設された信号用リード部４とを電
気的に接続する接続線５、たとえば長さを2mm,直径25μ
ｍのボンデングワイヤを基板１面（接地面）に対し高さ
0.3mmの位置として接続配線した場合、その電気的等価
回路は第８図に示すようになる。第８図において、半導
体IC2のボンデングパッド2aから半導体IC2を見込むイン
ピーダンス2bをZLとし、信号用リード部４の特性インピ
ーダンスZ0は50Ωに制御されているものとする。なお、
5aは接続線５のインダクタンスを示す。この等価回路に
ついてその周波数特性を計算すると、第３図に曲線Ａで
示すごとく挿入損1dBになる周波数は4.6GHzとなる。つ
まり、低い周波数で挿入損が大きくなるほど入力信号を
乱す原因となり易く、できるだけ高い周波数まで挿入損
は低いことが望まれることになる。
［発明の構成］ （課題を解決するための手段） 本発明は上記パッケージ型装置において、接続線の挿
入による挿入損の低減を図り、入出力信号の波形の乱れ
を抑制し、所望の機能を常時発揮させることを目的とし
たもので、基板と、この基板の所定面に実装された半導
体チップと、前記基板に絶縁して一体的に配設された信
号用リード部と、この信号用リード部を半導体チップに
電気的に接続する接続線と、この接続線が信号用リード
部に接続する領域近傍に島状に配設されかつ、その接続
領域に電気的に接続する導体領域と、前記半導体チップ
および信号用リード線の少くとも一部を封止する封止体
とを具備した構成を採っている。つまり、半導体チップ
（IC素子ペレットなど）と信号用リード部とを電気的に
接続する接続線の信号用リード部との接続部近傍に、基
板（接地導体面）との間で容量性の素子などを構成する
ように島状の導体領域を配設したことを骨子とする。
入による挿入損の低減を図り、入出力信号の波形の乱れ
を抑制し、所望の機能を常時発揮させることを目的とし
たもので、基板と、この基板の所定面に実装された半導
体チップと、前記基板に絶縁して一体的に配設された信
号用リード部と、この信号用リード部を半導体チップに
電気的に接続する接続線と、この接続線が信号用リード
部に接続する領域近傍に島状に配設されかつ、その接続
領域に電気的に接続する導体領域と、前記半導体チップ
および信号用リード線の少くとも一部を封止する封止体
とを具備した構成を採っている。つまり、半導体チップ
（IC素子ペレットなど）と信号用リード部とを電気的に
接続する接続線の信号用リード部との接続部近傍に、基
板（接地導体面）との間で容量性の素子などを構成する
ように島状の導体領域を配設したことを骨子とする。
（作 用） 上記のごとく、接続線と信号用リード部との接続部近
傍に、基板（接地導体面）との間で容量性の素子などを
形成するように島状の導体領域を配設したことにより、
前記接続線を含む信号用リード部から半導体ICに至るま
での総合的な周波数特性が容易に改善される。すなわ
ち、信号用リード部に接続線が接続した領域近傍に島状
に導体領域を配設し、かつこの導体領域を前記信号用リ
ード部に電気的に接続して、基板（接地導体面）との間
にキャパシタやオープンスタブなど形成する形としたこ
とにより、接続線のインダクタンスが低減され、接続線
の挿入による挿入損が も改善される。
傍に、基板（接地導体面）との間で容量性の素子などを
形成するように島状の導体領域を配設したことにより、
前記接続線を含む信号用リード部から半導体ICに至るま
での総合的な周波数特性が容易に改善される。すなわ
ち、信号用リード部に接続線が接続した領域近傍に島状
に導体領域を配設し、かつこの導体領域を前記信号用リ
ード部に電気的に接続して、基板（接地導体面）との間
にキャパシタやオープンスタブなど形成する形としたこ
とにより、接続線のインダクタンスが低減され、接続線
の挿入による挿入損が も改善される。
（実施例） 以下第１図（ａ）〜第６図（ｂ）を参照して本発明の
実施例を説明する。
実施例を説明する。
（実施例１） 第１図（ａ）は本発明に係る高速集積回路用パッケー
ジ型装置の要部構成例を平面的に、また第１図（ｂ）は
断面的にそれぞれ示したもので、１は基板、２は半導体
IC（チップ乃至ペレット）、３は誘電体層、４は前記誘
電体層３上に配設された信号用リード部、５は前記信号
用リード部４と半導体IC2のボンデングパッド2aとを電
気的に接続する接続線たとえばボンデングワイヤであ
る。さらに、６は前記信号用リード部４と接続線５とが
接続する領域近傍でかつ、誘電体層３面上に電気的に絶
縁されてそれぞれ島状に設けられた導体領域たとえば金
属層、７は前記導体領域６と信号用リード部４とを電気
的に接続する配線である。しかして、この要部構成にお
いては、等価回路は第２図に示されるようになる。つま
り、信号用リード部４と接続線５との接続部近傍には接
地導体（基板１）との間でキャバシタ８を構成した形と
なり、信号用リード部４の特性インピーダンスおよび接
続線５のインピーダンスも容易に制御される。かくし
て、信号用リード部４などのインピーダンスの乱れ、す
なわち接続線５の挿入による挿入損なども低減乃至抑制
されてボンデングパッド2aから半導体IC2回路を見込む
インピーダンス2bの乱れも容易に軽減される。しかし
て、この等価回路の場合について周波数特性を計算する
と、第３図の点線Ｂで示すように挿入損1dBになる周波
数は約6GHzと高速化領域が拡大している。
ジ型装置の要部構成例を平面的に、また第１図（ｂ）は
断面的にそれぞれ示したもので、１は基板、２は半導体
IC（チップ乃至ペレット）、３は誘電体層、４は前記誘
電体層３上に配設された信号用リード部、５は前記信号
用リード部４と半導体IC2のボンデングパッド2aとを電
気的に接続する接続線たとえばボンデングワイヤであ
る。さらに、６は前記信号用リード部４と接続線５とが
接続する領域近傍でかつ、誘電体層３面上に電気的に絶
縁されてそれぞれ島状に設けられた導体領域たとえば金
属層、７は前記導体領域６と信号用リード部４とを電気
的に接続する配線である。しかして、この要部構成にお
いては、等価回路は第２図に示されるようになる。つま
り、信号用リード部４と接続線５との接続部近傍には接
地導体（基板１）との間でキャバシタ８を構成した形と
なり、信号用リード部４の特性インピーダンスおよび接
続線５のインピーダンスも容易に制御される。かくし
て、信号用リード部４などのインピーダンスの乱れ、す
なわち接続線５の挿入による挿入損なども低減乃至抑制
されてボンデングパッド2aから半導体IC2回路を見込む
インピーダンス2bの乱れも容易に軽減される。しかし
て、この等価回路の場合について周波数特性を計算する
と、第３図の点線Ｂで示すように挿入損1dBになる周波
数は約6GHzと高速化領域が拡大している。
（実施例２） 第４図（ａ）は本発明に係る高速集積回路用パッケー
ジ型装置の他の要部構成例を平面的に、また第４図
（ｂ）は断面的にそれぞれ示したもので、第１図の場合
と同一構成部分は同一符号で示してある。本構成例の場
合は、上記実施例（第１図）の構成において信号用リー
ド部４を被覆して第２の誘電体層３′を設けこの誘電体
層３′上に導体領域６を配設した例である。この構成例
の場合は上記導体領域６の配設が比較的容易で、特に信
号用リード部４が密に配設された構成の場合など適す
る。ただしこの場合は信号用リード部４と接続する配線
７の長さを、信号用リード部４と半導体ICとを接続する
接続線５の長さに比べ十分短く設定することにより、実
施例１の場合と同様な作用，効果が得られる。
ジ型装置の他の要部構成例を平面的に、また第４図
（ｂ）は断面的にそれぞれ示したもので、第１図の場合
と同一構成部分は同一符号で示してある。本構成例の場
合は、上記実施例（第１図）の構成において信号用リー
ド部４を被覆して第２の誘電体層３′を設けこの誘電体
層３′上に導体領域６を配設した例である。この構成例
の場合は上記導体領域６の配設が比較的容易で、特に信
号用リード部４が密に配設された構成の場合など適す
る。ただしこの場合は信号用リード部４と接続する配線
７の長さを、信号用リード部４と半導体ICとを接続する
接続線５の長さに比べ十分短く設定することにより、実
施例１の場合と同様な作用，効果が得られる。
（実施例３） 第５図（ａ）は本発明に係る高速集積回路用パッケー
ジ型装置の他の要部構成例を平面的に、また第５図
（ｂ）は断面的にそれぞれ示したもので、第１図の場合
と同一構成部分は同一符号で示してある。本構成例の場
合は、上記実施例（第１図）の構成において、信号用リ
ード部４が表面に形成された誘電体層３に導体領域６を
埋設し、この埋設配置された導体領域６と信号用リード
部４との電気的接続をスルホール7aおよび配線７を介し
て行った構成例である。
ジ型装置の他の要部構成例を平面的に、また第５図
（ｂ）は断面的にそれぞれ示したもので、第１図の場合
と同一構成部分は同一符号で示してある。本構成例の場
合は、上記実施例（第１図）の構成において、信号用リ
ード部４が表面に形成された誘電体層３に導体領域６を
埋設し、この埋設配置された導体領域６と信号用リード
部４との電気的接続をスルホール7aおよび配線７を介し
て行った構成例である。
また、前記スルホール接続構成において、第６図
（ａ）にその要部構成例を平面的に、第６図（ｂ）に断
面的にそれぞれ示したように信号用リード部４の下側誘
電体層３に導体領域６を埋設，配置し、スルホール7aを
介して導体領域６と信号用リード部４との電気的接続を
行う構成としてもよい。この構成の場合は隣接する他の
信号用リード部４との間にスルホールを形設しないた
め、信号用リード部４の配設密度が高い場合などに適す
るばかりでなく、信号用リード部４間の電磁結合度を劣
化させるようなこともない。
（ａ）にその要部構成例を平面的に、第６図（ｂ）に断
面的にそれぞれ示したように信号用リード部４の下側誘
電体層３に導体領域６を埋設，配置し、スルホール7aを
介して導体領域６と信号用リード部４との電気的接続を
行う構成としてもよい。この構成の場合は隣接する他の
信号用リード部４との間にスルホールを形設しないた
め、信号用リード部４の配設密度が高い場合などに適す
るばかりでなく、信号用リード部４間の電磁結合度を劣
化させるようなこともない。
上記のように誘電体層３に導体領域６を埋設，配置し
た構成の場合には、前記実施例と同様に信号リード部４
と接続線５を含む総合した電気的な特性が改善されるだ
けでなく、島状に配設された導体領域６と接地導体面
（基板）１との間に電界が集中するため、信号用リード
部４間の電磁界的結合も副次的ではあるが弱めると言う
効果もある。
た構成の場合には、前記実施例と同様に信号リード部４
と接続線５を含む総合した電気的な特性が改善されるだ
けでなく、島状に配設された導体領域６と接地導体面
（基板）１との間に電界が集中するため、信号用リード
部４間の電磁界的結合も副次的ではあるが弱めると言う
効果もある。
［発明の効果］ 上記のように、本発明に係る高速集積回路用パッケー
ジ型装置によれば、内装された半導体チップ（IC素子な
ど）と電気的に接続するボンデングワイヤなどの接続線
および信号用リード部によって発生する高速信号の乱れ
が容易に、かつ確実に補正乃至低減され、総合的周波数
特性は従来の構成の場合に比べ も改善，向上する。しかして、たとえばクロック周波数
が４〜6GHz程度の場合でも誤動作など起さず所要の機能
を保持，発揮する。特に島状の導体領域を信号用リード
部と接地導体面との間の誘電体層に埋設，配置した構成
の場合には、隣接する信号用リード部間の電磁界結合
（クロストーク）も軽減できると言う効果がある。
ジ型装置によれば、内装された半導体チップ（IC素子な
ど）と電気的に接続するボンデングワイヤなどの接続線
および信号用リード部によって発生する高速信号の乱れ
が容易に、かつ確実に補正乃至低減され、総合的周波数
特性は従来の構成の場合に比べ も改善，向上する。しかして、たとえばクロック周波数
が４〜6GHz程度の場合でも誤動作など起さず所要の機能
を保持，発揮する。特に島状の導体領域を信号用リード
部と接地導体面との間の誘電体層に埋設，配置した構成
の場合には、隣接する信号用リード部間の電磁界結合
（クロストーク）も軽減できると言う効果がある。
第１図（ａ）は本発明に係る高速集積回路用パッケージ
型装置の要部構成例を示す平面図、第１図（ｂ）は第１
図（ａ）に図示した構成例の断面図、第２図は第１図
（ａ）および（ｂ）に図示した構成例の等価回路図、第
３図は本発明に係る高速集積回路用パッケージ型装置お
よび従来の集積回路用パッケージ型装置の周波数特性を
比較して示す特性図、第４図（ａ）は本発明に係る高速
集積回路用パッケージ型装置の他の要部構成例を示す平
面図、第４図（ｂ）は第４図（ａ）に図示した構成例の
断面図、第５図（ａ）および第６図（ａ）は本発明に係
る高速集積回路用パッケージ型装置の他のそれぞれ異な
る要部構成例を示す平面図、第５図（ｂ）および第６図
（ｂ）は第５図（ａ）および第６図（ａ）に図示した構
成例の断面図、第７図は従来の集積回路用パッケージ型
装置の要部構成例を示す斜視図、第８図は第７図に図示
した構成例の等価回路図である。 １……基板 ２……半導体チップ 2a……ボンデングパッド 3,3′……誘電体層 ４……信号用リード部 ５……接続線（ボンデングワイヤなど） ６……島状の導体領域 ７……信号用リード部と島状導体領域と接続配線 ８……キャパシタ
型装置の要部構成例を示す平面図、第１図（ｂ）は第１
図（ａ）に図示した構成例の断面図、第２図は第１図
（ａ）および（ｂ）に図示した構成例の等価回路図、第
３図は本発明に係る高速集積回路用パッケージ型装置お
よび従来の集積回路用パッケージ型装置の周波数特性を
比較して示す特性図、第４図（ａ）は本発明に係る高速
集積回路用パッケージ型装置の他の要部構成例を示す平
面図、第４図（ｂ）は第４図（ａ）に図示した構成例の
断面図、第５図（ａ）および第６図（ａ）は本発明に係
る高速集積回路用パッケージ型装置の他のそれぞれ異な
る要部構成例を示す平面図、第５図（ｂ）および第６図
（ｂ）は第５図（ａ）および第６図（ａ）に図示した構
成例の断面図、第７図は従来の集積回路用パッケージ型
装置の要部構成例を示す斜視図、第８図は第７図に図示
した構成例の等価回路図である。 １……基板 ２……半導体チップ 2a……ボンデングパッド 3,3′……誘電体層 ４……信号用リード部 ５……接続線（ボンデングワイヤなど） ６……島状の導体領域 ７……信号用リード部と島状導体領域と接続配線 ８……キャパシタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 二川 悟 神奈川県川崎市幸区小向東芝町１ 株式 会社東芝総合研究所内 (56)参考文献 特開 平１−212456（ＪＰ，Ａ)
Claims (3)
- 【請求項１】接地導体となる基板と、この基板の所定面
に実装された半導体チップと、前記基板に絶縁して一体
的に配設された信号用リード部と、この信号用リード部
を半導体チップに電気的に接続する接続線と、この接続
線が信号用リード部に接続する領域近傍の信号用リード
部を配設した絶縁体面上に島状に配設され、かつその接
続領域に電気的に接続して基板との間で容量性の素子を
形成する導体領域と、前記半導体チップおよび信号用リ
ード部の少なくとも一部を封止する封止体とを具備して
いることを特徴とする高速集積回路用パッケージ型装
置。 - 【請求項２】接地導体となる基板と、この基板の所定面
に実装された半導体チップと、前記基板に絶縁して一体
的に配設された信号用リード部と、この信号用リード部
を半導体チップに電気的に接続する接続線と、この接続
線が信号用リード部に接続する領域近傍に島状に配設さ
れ、かつその接続領域に電気的に接続して基板との間で
容量性の素子を形成する導体領域と、前記半導体チップ
および信号用リード部の少なくとも一部を封止する封止
体とを具備していることを特徴とする高速集積回路用パ
ッケージ型装置。 - 【請求項３】請求項２において、導体領域が信号用リー
ドを配設した絶縁体層中に埋設して配設され、かつスル
ホール接続により信号用リード部に接続していることを
特徴とする高速集積回路用パッケージ型装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1101007A JP2732659B2 (ja) | 1989-04-20 | 1989-04-20 | 高速集積回路用パッケージ型装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1101007A JP2732659B2 (ja) | 1989-04-20 | 1989-04-20 | 高速集積回路用パッケージ型装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02278853A JPH02278853A (ja) | 1990-11-15 |
| JP2732659B2 true JP2732659B2 (ja) | 1998-03-30 |
Family
ID=14289188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1101007A Expired - Lifetime JP2732659B2 (ja) | 1989-04-20 | 1989-04-20 | 高速集積回路用パッケージ型装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2732659B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01212456A (ja) * | 1988-02-19 | 1989-08-25 | Nec Corp | 半導体装置用パッケージ |
-
1989
- 1989-04-20 JP JP1101007A patent/JP2732659B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02278853A (ja) | 1990-11-15 |
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