JP3580173B2 - 高周波無線用フリップチップ実装体 - Google Patents
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- Production Of Multi-Layered Print Wiring Board (AREA)
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、高周波無線機器等に用いられる半導体集積回路とそれを回路基板上に実装した高周波無線用フリップチップ実装体、特に回路基板に形成するパターンの最適化設計技術に関する。
【０００２】
【従来の技術】
図５、６に、従来の半導体集積回路の基板への実装方式である、ワイヤーボンディング実装の実装形態を示す。図５において、半導体集積回路１は回路基板４の上に接着剤（図示せず）により固定される。トランジスタ等の半導体集積回路内の素子は図において半導体集積回路１の上面部分（以下能動面と呼ぶ）に形成されている。６は半導体集積回路上面に形成されたパッドであって、通常一辺が１００μｍ程度のアルミ電極である。ワイヤーボンディングにより半導体集積回路を基板上に実装する場合、基板上に設けられた電極パターン３ａと前述のパッド６とをアルミ等のワイヤーでそれぞれ接続し、電気的な導通を図っている。
【０００３】
図６は、図５に示した実装形態を基板上面の矢印の方向より見たワイヤーボンディングでの実装例を示す図である。ワイヤーボンディングは半導体集積回路１の４辺の各パッドと基板上の電極との間にそれぞれ設けられている。通常ワイヤー自身のインピーダンスは２〜３ｎＨ程度であり、主に１ＧＨｚ以上の周波数領域においてはこのワイヤー自身のインピーダンスが高周波阻止回路として動作するため、回路の高周波特性に影響を与える。
【０００４】
一方、図１は、ワイヤーボンディングに対してフリップチップ実装と呼ばれる実装方式であって、半導体集積回路１が基板４に対して能動面を下にして（能動面を基板側に向けて）実装される方式である。半導体集積回路のパッド６と基板上の電極３とがバンプと呼ばれる金属部分２により接続される。この接続法式は図５との対比からも明らかなように、ワイヤー１０が不要であるため、前述のワイヤーの高周波阻止特性が小さく、回路の高周波特性への影響が小さい。このため、今日では特に１ＧＨｚ以上の高周波回路の実装においてフリップチップ方式の利点が認識されるようになってきている。
【０００５】
また、半導体集積回路の集積技術の進歩により、図２の５に示すようにオンチップレゾネータと呼ばれる共振回路のリアクタンス素子が半導体集積回路能動面に形成されることも行われるようになってきている。
【０００６】
【発明が解決しようとする課題】
さて、高周波回路の実装においてはフリップチップ方式が高周波特性の劣化が小さいため利用価値が高いが、一方半導体集積回路内に共振回路を構成するリアクタンス素子が形成されている場合、回路基板上に形成されるパターンレイアウトにより影響を受けやすいという問題点を有する。ことに、前述のリアクタンス素子に向かい合う基板上の位置にグランドパターン等の比較的大きな電極が配置されている場合には、リアクタンス素子のＱの低下、インピーダンスの変化による周波数ずれ、などの問題がおきる。また、他の信号が伝送される配線ラインなどがリアクタンス素子の近傍に配置される場合には他信号からの共振回路へのクロストークにより混信が生じたり、回路の動作不良等が発生することが起こる。
【０００７】
【課題を解決するための手段】
上記課題を解決する為に、請求項１に係る本発明の高周波無線用フリップチップ実装体は、共振子を構成するリアクタンス素子を形成した半導体集積回路のその能動面を回路基板に向け前記回路基板の実装面にフリップチップ実装されており、前記回路基板は、多層基板であって、前記実装面から見て１層目の内層における導体パターンは、前記実装面から見たときに前記半導体集積回路と重なり、前記回路基板の前記実装面および前記実装面から見て１層目の内層における前記リアクタンス素子の下面エリアには導体パターンが設けられていないことを特徴とする。
【００１０】
請求項２に係る本発明の高周波無線用フリップチップ実装体は、請求項 1 において、前記リアクタンス素子下面エリアにおける前記回路基板のすべての層には、導体パターンが設けられていないことを特徴とする。
請求項３に係る本発明の高周波無線用フリップチップ実装体は、請求項 1 または請求項２において、前記実装面から見たときに前記半導体集積回路と重なる前記１層目の内層における導体パターンは、連続した同一電極であることを特徴とする。
請求項４に係る本発明の高周波無線用フリップチップ実装体は、請求項３において、前記同一電極はグランドパターンであることを特徴とする。
【００１１】
上記構成によれば、リアクタンス素子のＱの低下、インピーダンスの変化による周波数ずれ、他の信号からの共振回路へのクロストーク、回路の動作不良等の発生を抑制する効果を有する。
【００１２】
【発明の実施の形態】
以下、図面を用いて、本発明の実施形態を説明する。
【００１３】
図１は、一般的なフリップ実装方式の側面図である。半導体集積回路１は能動面を下方に向けて配置される。半導体集積回路の端子配線用のバンプ２と基板上の電極パターン３は熱圧着等によって直接はんだ付けされ回路基板４上に構成される。図２は図１における実装構造の上方（矢印の方向）からの半導体集積回路の透視図である。図２において、半導体集積回路上に形成されたリアクタンス素子５、端子用のパッド６および能動面に形成されている半導体素子（図示せず）はそれぞれ回路基板４に向かい合って配置されることになる。一般的にリアクタンス素子を半導体上に形成する場合、その上面であるアルミ配線のレイヤー（電極層）に形成することが通常である。
【００１４】
さて、図３は本発明の実施例を示す実装透視図であって、半導体集積回路上面の透視図、及び回路基板のレイアウト透視図からなる。６のパッドから基板の電極に電気的に接続され、７のように配線パターンを引き出し回路の必要部分に配線される。破線の部分は基板４に内蔵される内層のパターンを示している。図４にこの内層パターンのレイアウトを示す。図４は本発明の一実施例を示すフリップ実装に用いられる内装パターンであって、アース等に用いられる連続した同一電極８の一部に電極を削除した部分９を有する。この内装を有する回路基板４上に共振用のリアクタンス素子５を有する半導体集積回路１をフリップチップ実装した場合、図３に示すように、リアクタンス素子の下面には内層における電極パターンが存在しない構成となっている。従って、リアクタンス素子は電極８からの影響を受け難い。本実施例では基板が少なくとも内層一枚を含む図となっているが、実際には内層に２層（基板の表、裏面をあわせて４層）あるいは内層に４層（板の表、裏面をあわせて６層）の多層基板が通常用いられている。こうした多層基板を用いる場合、各層すべてにわたって、リアクタンス素子の下面９に示すエリアに電極パターンを設けないようにすることがリアクタンス素子の特性を劣化させないために望ましい。
【００１５】
あるいは、回路の配線に用いられるパターンを、リアクタンス素子の下面９に示すエリアに設けないようにすることが望ましい。
【００１６】
配線の都合上、集積度をあげるためリアクタンス素子の下面９に示すエリアにパターンを設ける場合、少なくとも前述の半導体集積回路が実装されている実装面及び実装面から見て１層目の内層パターンにおいては回路の配線に用いられるパターンを設けないことが望ましい。
【００１７】
【発明の効果】
以上述べたように本発明によれば、前述のリアクタンス素子に向かい合う基板上の位置にグランドパターン等の電極が配置されている場合に起こる、リアクタンス素子のＱの低下、インピーダンスの変化による周波数ずれ、などの問題を防止するのに適当な基板レイアウトを提供することができる。また、他の信号が伝送される配線ラインなどがリアクタンス素子の近傍に配置される場合に他信号からの共振回路へのクロストークにより混信が生じたり、回路の動作不良等が発生することが無い基板レイアウトを提供することができる。
【図面の簡単な説明】
【図１】本発明におけるフリップチップ実装体の構造を示す側面図。
【図２】本発明におけるフリップチップ実装体の構造を示す半導体集積回路透視図。
【図３】本発明におけるフリップチップ実装体の基板電極レイアウトを示す透視図。
【図４】本発明におけるフリップチップ実装体の基板電極レイアウトを示す内層パターン図。
【図５】ワイヤーボンディング実装体の構造を示す実装側面図。
【図６】ワイヤーボンディング実装体の構造を示す実装上面図。
【符号の説明】
１．半導体集積回路
２．バンプ
３．基板電極パターン
４．回路基板
５．リアクタンス素子
６．半導体集積回路のパッド
７．配線パターン
８．内層パターン
９．リアクタンス素子下面のエリア
１０．ボンディングワイヤー
３a．ワイヤーボンディング用基板電極
【発明の属する技術分野】
本発明は、高周波無線機器等に用いられる半導体集積回路とそれを回路基板上に実装した高周波無線用フリップチップ実装体、特に回路基板に形成するパターンの最適化設計技術に関する。
【０００２】
【従来の技術】
図５、６に、従来の半導体集積回路の基板への実装方式である、ワイヤーボンディング実装の実装形態を示す。図５において、半導体集積回路１は回路基板４の上に接着剤（図示せず）により固定される。トランジスタ等の半導体集積回路内の素子は図において半導体集積回路１の上面部分（以下能動面と呼ぶ）に形成されている。６は半導体集積回路上面に形成されたパッドであって、通常一辺が１００μｍ程度のアルミ電極である。ワイヤーボンディングにより半導体集積回路を基板上に実装する場合、基板上に設けられた電極パターン３ａと前述のパッド６とをアルミ等のワイヤーでそれぞれ接続し、電気的な導通を図っている。
【０００３】
図６は、図５に示した実装形態を基板上面の矢印の方向より見たワイヤーボンディングでの実装例を示す図である。ワイヤーボンディングは半導体集積回路１の４辺の各パッドと基板上の電極との間にそれぞれ設けられている。通常ワイヤー自身のインピーダンスは２〜３ｎＨ程度であり、主に１ＧＨｚ以上の周波数領域においてはこのワイヤー自身のインピーダンスが高周波阻止回路として動作するため、回路の高周波特性に影響を与える。
【０００４】
一方、図１は、ワイヤーボンディングに対してフリップチップ実装と呼ばれる実装方式であって、半導体集積回路１が基板４に対して能動面を下にして（能動面を基板側に向けて）実装される方式である。半導体集積回路のパッド６と基板上の電極３とがバンプと呼ばれる金属部分２により接続される。この接続法式は図５との対比からも明らかなように、ワイヤー１０が不要であるため、前述のワイヤーの高周波阻止特性が小さく、回路の高周波特性への影響が小さい。このため、今日では特に１ＧＨｚ以上の高周波回路の実装においてフリップチップ方式の利点が認識されるようになってきている。
【０００５】
また、半導体集積回路の集積技術の進歩により、図２の５に示すようにオンチップレゾネータと呼ばれる共振回路のリアクタンス素子が半導体集積回路能動面に形成されることも行われるようになってきている。
【０００６】
【発明が解決しようとする課題】
さて、高周波回路の実装においてはフリップチップ方式が高周波特性の劣化が小さいため利用価値が高いが、一方半導体集積回路内に共振回路を構成するリアクタンス素子が形成されている場合、回路基板上に形成されるパターンレイアウトにより影響を受けやすいという問題点を有する。ことに、前述のリアクタンス素子に向かい合う基板上の位置にグランドパターン等の比較的大きな電極が配置されている場合には、リアクタンス素子のＱの低下、インピーダンスの変化による周波数ずれ、などの問題がおきる。また、他の信号が伝送される配線ラインなどがリアクタンス素子の近傍に配置される場合には他信号からの共振回路へのクロストークにより混信が生じたり、回路の動作不良等が発生することが起こる。
【０００７】
【課題を解決するための手段】
上記課題を解決する為に、請求項１に係る本発明の高周波無線用フリップチップ実装体は、共振子を構成するリアクタンス素子を形成した半導体集積回路のその能動面を回路基板に向け前記回路基板の実装面にフリップチップ実装されており、前記回路基板は、多層基板であって、前記実装面から見て１層目の内層における導体パターンは、前記実装面から見たときに前記半導体集積回路と重なり、前記回路基板の前記実装面および前記実装面から見て１層目の内層における前記リアクタンス素子の下面エリアには導体パターンが設けられていないことを特徴とする。
【００１０】
請求項２に係る本発明の高周波無線用フリップチップ実装体は、請求項 1 において、前記リアクタンス素子下面エリアにおける前記回路基板のすべての層には、導体パターンが設けられていないことを特徴とする。
請求項３に係る本発明の高周波無線用フリップチップ実装体は、請求項 1 または請求項２において、前記実装面から見たときに前記半導体集積回路と重なる前記１層目の内層における導体パターンは、連続した同一電極であることを特徴とする。
請求項４に係る本発明の高周波無線用フリップチップ実装体は、請求項３において、前記同一電極はグランドパターンであることを特徴とする。
【００１１】
上記構成によれば、リアクタンス素子のＱの低下、インピーダンスの変化による周波数ずれ、他の信号からの共振回路へのクロストーク、回路の動作不良等の発生を抑制する効果を有する。
【００１２】
【発明の実施の形態】
以下、図面を用いて、本発明の実施形態を説明する。
【００１３】
図１は、一般的なフリップ実装方式の側面図である。半導体集積回路１は能動面を下方に向けて配置される。半導体集積回路の端子配線用のバンプ２と基板上の電極パターン３は熱圧着等によって直接はんだ付けされ回路基板４上に構成される。図２は図１における実装構造の上方（矢印の方向）からの半導体集積回路の透視図である。図２において、半導体集積回路上に形成されたリアクタンス素子５、端子用のパッド６および能動面に形成されている半導体素子（図示せず）はそれぞれ回路基板４に向かい合って配置されることになる。一般的にリアクタンス素子を半導体上に形成する場合、その上面であるアルミ配線のレイヤー（電極層）に形成することが通常である。
【００１４】
さて、図３は本発明の実施例を示す実装透視図であって、半導体集積回路上面の透視図、及び回路基板のレイアウト透視図からなる。６のパッドから基板の電極に電気的に接続され、７のように配線パターンを引き出し回路の必要部分に配線される。破線の部分は基板４に内蔵される内層のパターンを示している。図４にこの内層パターンのレイアウトを示す。図４は本発明の一実施例を示すフリップ実装に用いられる内装パターンであって、アース等に用いられる連続した同一電極８の一部に電極を削除した部分９を有する。この内装を有する回路基板４上に共振用のリアクタンス素子５を有する半導体集積回路１をフリップチップ実装した場合、図３に示すように、リアクタンス素子の下面には内層における電極パターンが存在しない構成となっている。従って、リアクタンス素子は電極８からの影響を受け難い。本実施例では基板が少なくとも内層一枚を含む図となっているが、実際には内層に２層（基板の表、裏面をあわせて４層）あるいは内層に４層（板の表、裏面をあわせて６層）の多層基板が通常用いられている。こうした多層基板を用いる場合、各層すべてにわたって、リアクタンス素子の下面９に示すエリアに電極パターンを設けないようにすることがリアクタンス素子の特性を劣化させないために望ましい。
【００１５】
あるいは、回路の配線に用いられるパターンを、リアクタンス素子の下面９に示すエリアに設けないようにすることが望ましい。
【００１６】
配線の都合上、集積度をあげるためリアクタンス素子の下面９に示すエリアにパターンを設ける場合、少なくとも前述の半導体集積回路が実装されている実装面及び実装面から見て１層目の内層パターンにおいては回路の配線に用いられるパターンを設けないことが望ましい。
【００１７】
【発明の効果】
以上述べたように本発明によれば、前述のリアクタンス素子に向かい合う基板上の位置にグランドパターン等の電極が配置されている場合に起こる、リアクタンス素子のＱの低下、インピーダンスの変化による周波数ずれ、などの問題を防止するのに適当な基板レイアウトを提供することができる。また、他の信号が伝送される配線ラインなどがリアクタンス素子の近傍に配置される場合に他信号からの共振回路へのクロストークにより混信が生じたり、回路の動作不良等が発生することが無い基板レイアウトを提供することができる。
【図面の簡単な説明】
【図１】本発明におけるフリップチップ実装体の構造を示す側面図。
【図２】本発明におけるフリップチップ実装体の構造を示す半導体集積回路透視図。
【図３】本発明におけるフリップチップ実装体の基板電極レイアウトを示す透視図。
【図４】本発明におけるフリップチップ実装体の基板電極レイアウトを示す内層パターン図。
【図５】ワイヤーボンディング実装体の構造を示す実装側面図。
【図６】ワイヤーボンディング実装体の構造を示す実装上面図。
【符号の説明】
１．半導体集積回路
２．バンプ
３．基板電極パターン
４．回路基板
５．リアクタンス素子
６．半導体集積回路のパッド
７．配線パターン
８．内層パターン
９．リアクタンス素子下面のエリア
１０．ボンディングワイヤー
３a．ワイヤーボンディング用基板電極
Claims (4)
- 共振子を構成するリアクタンス素子を形成した半導体集積回路のその能動面を回路基板に向け前記回路基板の実装面にフリップチップ実装されており、
前記回路基板は、多層基板であって、
前記実装面から見て１層目の内層における導体パターンは、前記実装面から見たときに前記半導体集積回路と重なり、
前記回路基板の前記実装面および前記実装面から見て１層目の内層における前記リアクタンス素子の下面エリアには導体パターンが設けられていないことを特徴とする高周波無線用フリップチップ実装体。 - 請求項 1 において、前記リアクタンス素子下面エリアにおける前記回路基板のすべての層には、導体パターンが設けられていないことを特徴とする高周波無線用フリップチップ実装体。
- 請求項 1 または請求項２において、前記実装面から見たときに前記半導体集積回路と重なる前記１層目の内層における導体パターンは、連続した同一電極であることを特徴とする高周波無線用フリップチップ実装体。
- 請求項３において、前記同一電極はグランドパターンであることを特徴とする高周波無線用フリップチップ実装体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09625099A JP3580173B2 (ja) | 1999-04-02 | 1999-04-02 | 高周波無線用フリップチップ実装体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09625099A JP3580173B2 (ja) | 1999-04-02 | 1999-04-02 | 高周波無線用フリップチップ実装体 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000294733A JP2000294733A (ja) | 2000-10-20 |
| JP3580173B2 true JP3580173B2 (ja) | 2004-10-20 |
Family
ID=14159979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09625099A Expired - Fee Related JP3580173B2 (ja) | 1999-04-02 | 1999-04-02 | 高周波無線用フリップチップ実装体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3580173B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4923336B2 (ja) * | 2001-04-10 | 2012-04-25 | 日本電気株式会社 | 回路基板及び該回路基板を用いた電子機器 |
| US8860178B2 (en) | 2006-07-03 | 2014-10-14 | Renesas Electronics Corporation | Semiconductor device having an inductor |
| JP2008205422A (ja) * | 2006-07-03 | 2008-09-04 | Nec Electronics Corp | 半導体装置 |
| JP4842200B2 (ja) * | 2007-04-27 | 2011-12-21 | 株式会社日立製作所 | Ｒｆｉｄタグ付きプリント基板 |
-
1999
- 1999-04-02 JP JP09625099A patent/JP3580173B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000294733A (ja) | 2000-10-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040212 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040330 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040531 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040629 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040712 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080730 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090730 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100730 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110730 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110730 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120730 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120730 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130730 Year of fee payment: 9 |
|
| S531 | Written request for registration of change of domicile |
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|
| R350 | Written notification of registration of transfer |
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