JPH04340732A - 実装回路装置 - Google Patents
実装回路装置Info
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- JPH04340732A JPH04340732A JP3113086A JP11308691A JPH04340732A JP H04340732 A JPH04340732 A JP H04340732A JP 3113086 A JP3113086 A JP 3113086A JP 11308691 A JP11308691 A JP 11308691A JP H04340732 A JPH04340732 A JP H04340732A
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- 238000004806 packaging method and process Methods 0.000 title 1
- 239000004065 semiconductor Substances 0.000 claims abstract description 27
- 239000010410 layer Substances 0.000 description 52
- 230000007257 malfunction Effects 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 6
- 239000004020 conductor Substances 0.000 description 3
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
- H01L2223/64—Impedance arrangements
- H01L2223/66—High-frequency adaptations
- H01L2223/6605—High-frequency electrical connections
- H01L2223/6616—Vertical connections, e.g. vias
- H01L2223/6622—Coaxial feed-throughs in active or passive substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
［発明の目的］
【０００２】
【産業上の利用分野】本発明はＬＳＩなどの半導体素子
を、フリップチップ接続で配線基板に高密度実装して成
る実装回路装置に係り、特に高速な動作速度を要求され
る実装回路装置に関する。
を、フリップチップ接続で配線基板に高密度実装して成
る実装回路装置に係り、特に高速な動作速度を要求され
る実装回路装置に関する。
【０００３】
【従来の技術】周知のごとく、所要の信号配線層および
基準電位層を備えた配線基板面に、所要の信号配線層お
よび基準電位層を備えた半導体素子をフリップチップ接
続して構成された実装回路装置が、動作速度の高速性か
ら関心を寄せられている。図４はこのような実装回路装
置の要部構成の概略を断面的に示したもので、前記半導
体素子１はその電極１ａを、いわゆるバンプ２を介して
配線基板３面の電極３ａに電気的に接続された構成を成
している。図５は前記バンプ接続部の構成を、拡大して
断面的に示したもので、半導体素子１の配線部４は信号
配線層４ａ、層間絶縁層４ｂおよび基準電位層４ｃによ
りストリップ構造を成し、特性インピーダンスを制御し
得るようになっている。一方、配線基板３の配線部５も
半導体素子１の場合と同様に信号配線層５ａ、層間絶縁
層５ｂおよび基準電位層５ｃによりストリップ構造を成
し、特性インピーダンスを制御し得るようになっており
、バンプ２よって半導体素子１配線部４の信号配線層４
ａと、配線基板３配線部５の信号配線層５ａとが電気的
に接続されている。
基準電位層を備えた配線基板面に、所要の信号配線層お
よび基準電位層を備えた半導体素子をフリップチップ接
続して構成された実装回路装置が、動作速度の高速性か
ら関心を寄せられている。図４はこのような実装回路装
置の要部構成の概略を断面的に示したもので、前記半導
体素子１はその電極１ａを、いわゆるバンプ２を介して
配線基板３面の電極３ａに電気的に接続された構成を成
している。図５は前記バンプ接続部の構成を、拡大して
断面的に示したもので、半導体素子１の配線部４は信号
配線層４ａ、層間絶縁層４ｂおよび基準電位層４ｃによ
りストリップ構造を成し、特性インピーダンスを制御し
得るようになっている。一方、配線基板３の配線部５も
半導体素子１の場合と同様に信号配線層５ａ、層間絶縁
層５ｂおよび基準電位層５ｃによりストリップ構造を成
し、特性インピーダンスを制御し得るようになっており
、バンプ２よって半導体素子１配線部４の信号配線層４
ａと、配線基板３配線部５の信号配線層５ａとが電気的
に接続されている。
【０００４】上記フリップチップ接続によれば、半導体
素子１と配線基板３とを接続する導体の長さ、すなわち
バンプ２の高さがワイヤーボンディングやＴＡＢ（テー
プ・オートメーテッド・ボンディング）の導体の長さに
比べて小さく、数十〜数百μｍ 程度に過ぎない。した
がって、前記接続用導体の長さに起因する信号の伝播遅
延も小さくなるので、本質的に高速動作が可能となる。
素子１と配線基板３とを接続する導体の長さ、すなわち
バンプ２の高さがワイヤーボンディングやＴＡＢ（テー
プ・オートメーテッド・ボンディング）の導体の長さに
比べて小さく、数十〜数百μｍ 程度に過ぎない。した
がって、前記接続用導体の長さに起因する信号の伝播遅
延も小さくなるので、本質的に高速動作が可能となる。
【０００５】
【発明が解決しようとする課題】しかし、上記フリップ
チップ接続の手段を採った構成の実装回路装置の場合は
、次のような問題がある。すなわち、半導体素子１配線
部４の信号配線層４ａと配線基板３配線部５の信号配線
層５ａとを接続するバンプ２の高さは、基準電位層４ｃ
と基準電位層５ｃとの距離と異なるので、バンプ２部分
の特性インピーダンスが、信号配線層４ａ，５ａ の特
性インピーダンスからズレた現象が認められ、その結果
バンプ２の部分で信号の反射ノイズが発生する。また、
基準電位層４ｃ、５ｃによる電磁遮蔽がなされないため
、近接するバンプ２からのクロストークノイズも発生す
る。しかして、これらのノイズは動作速度の高速化に伴
い急速に増大し、誤動作の原因となっている。
チップ接続の手段を採った構成の実装回路装置の場合は
、次のような問題がある。すなわち、半導体素子１配線
部４の信号配線層４ａと配線基板３配線部５の信号配線
層５ａとを接続するバンプ２の高さは、基準電位層４ｃ
と基準電位層５ｃとの距離と異なるので、バンプ２部分
の特性インピーダンスが、信号配線層４ａ，５ａ の特
性インピーダンスからズレた現象が認められ、その結果
バンプ２の部分で信号の反射ノイズが発生する。また、
基準電位層４ｃ、５ｃによる電磁遮蔽がなされないため
、近接するバンプ２からのクロストークノイズも発生す
る。しかして、これらのノイズは動作速度の高速化に伴
い急速に増大し、誤動作の原因となっている。
【０００６】ところで、最近高速システムへの要求が高
まり、これらのシステム用として高速・大規模・高集積
化されたＬＳＩ素子も開発されており、このＬＳＩ素子
では、Ｉ／Ｏ 数が５００ 〜１０００、動作速度数１
００ ＭＨｚ 〜数１０ ＧＨｚと、多ピン・高速化し
ている。したがって、このようなＬＳＩ素子（半導体素
子）を実装して、上記の実装回路装置を構成した場合、
前記多Ｉ／Ｏ 数に伴いバンプ２間の距離が接近するた
め、クロストークノイズが増大するとともに、バンプ２
部分での特製インピーダンスのズレによる反射ノイズの
発生ないし誤動作の原因も増進される。そして、動作速
度が高速になるほどノイズも増大し、誤動作が多くなる
。
まり、これらのシステム用として高速・大規模・高集積
化されたＬＳＩ素子も開発されており、このＬＳＩ素子
では、Ｉ／Ｏ 数が５００ 〜１０００、動作速度数１
００ ＭＨｚ 〜数１０ ＧＨｚと、多ピン・高速化し
ている。したがって、このようなＬＳＩ素子（半導体素
子）を実装して、上記の実装回路装置を構成した場合、
前記多Ｉ／Ｏ 数に伴いバンプ２間の距離が接近するた
め、クロストークノイズが増大するとともに、バンプ２
部分での特製インピーダンスのズレによる反射ノイズの
発生ないし誤動作の原因も増進される。そして、動作速
度が高速になるほどノイズも増大し、誤動作が多くなる
。
【０００７】また、消費電力を低減し発熱量を小さくす
るため、電源電圧を低くしたＬＳＩ素子も出現しており
、この種のＬＳＩ素子の場合は、論理振幅が小さいので
ノイズマージンが小さく、より誤動作し易くなり安定な
高速システムが得られないという問題がある。
るため、電源電圧を低くしたＬＳＩ素子も出現しており
、この種のＬＳＩ素子の場合は、論理振幅が小さいので
ノイズマージンが小さく、より誤動作し易くなり安定な
高速システムが得られないという問題がある。
【０００８】本発明は、上記事情に対処してなされたも
ので、半導体素子を配線基板面にフリップチップ接続で
実装した構成において、前記接続部で発生するノイズを
低減・抑制し、高速でも常に安定した所要の動作をなす
実装回路装置の提供を目的とする。
ので、半導体素子を配線基板面にフリップチップ接続で
実装した構成において、前記接続部で発生するノイズを
低減・抑制し、高速でも常に安定した所要の動作をなす
実装回路装置の提供を目的とする。
【０００９】
［発明の構成］
【００１０】
【課題を解決するための手段】本発明に係る実装回路装
置は、所要の信号配線層および基準電位層を備えた配線
基板と、前記配線基板面にフリップチップ接続される所
要の信号配線層および基準電位層を備えた半導体素子と
を具備し、前記フリップチップ接続の少なくとも一部は
、信号配線層間を接続する信号配線接続用バンプ電極お
よびこの信号配線接続用バンプ電極を軸として囲繞する
ように配設されて基準電位層間を接続する基準電位用バ
ンプ電極によって成されていることを特徴とする。
置は、所要の信号配線層および基準電位層を備えた配線
基板と、前記配線基板面にフリップチップ接続される所
要の信号配線層および基準電位層を備えた半導体素子と
を具備し、前記フリップチップ接続の少なくとも一部は
、信号配線層間を接続する信号配線接続用バンプ電極お
よびこの信号配線接続用バンプ電極を軸として囲繞する
ように配設されて基準電位層間を接続する基準電位用バ
ンプ電極によって成されていることを特徴とする。
【００１１】すなわち、本発明に係る実装回路装置は、
信号配線層間を接続する信号配線接続用バンプ電極を取
り囲むように、中空状（筒状）のバンプ電極を配設し、
この中空状（筒状）のバンプ電極を基準電位層に接続す
る構成を採ったことを骨子とするものである。
信号配線層間を接続する信号配線接続用バンプ電極を取
り囲むように、中空状（筒状）のバンプ電極を配設し、
この中空状（筒状）のバンプ電極を基準電位層に接続す
る構成を採ったことを骨子とするものである。
【００１２】
【作用】上記本発明によれば、信号配線接続用バンプ電
極を取り囲むように配設した中空状（筒状）のバンプ電
極で基準電位層間を接続した構成とすることにより、隣
接するバンプ間の電気的結合がそれぞれシールドされる
ため、クロストークノイズが低減ないし発生が抑制され
る。一方、信号配線層間を接続する信号配線接続用バン
プ電極部の特性インピーダンスが制御されるので、この
信号配線接続用バンプ電極部における特性インピーダン
スの不整合による反射ノイズも低減される。したがって
、ノイズに起因する誤動作が全面的に解消され、高速動
作でも常に安定した機能を呈することになる。
極を取り囲むように配設した中空状（筒状）のバンプ電
極で基準電位層間を接続した構成とすることにより、隣
接するバンプ間の電気的結合がそれぞれシールドされる
ため、クロストークノイズが低減ないし発生が抑制され
る。一方、信号配線層間を接続する信号配線接続用バン
プ電極部の特性インピーダンスが制御されるので、この
信号配線接続用バンプ電極部における特性インピーダン
スの不整合による反射ノイズも低減される。したがって
、ノイズに起因する誤動作が全面的に解消され、高速動
作でも常に安定した機能を呈することになる。
【００１３】
【実施例】以下図１〜図３を参照して本発明の実施例を
説明する。
説明する。
【００１４】図１は本発明に係る実装回路装置に実装さ
れた半導体素子６を平面的に示したもので、半導体素子
６面には図示されていない信号配線層に一端が接続した
信号配線接続用バンプ（電極）７ａと、基準電位層に一
端が接続した基準電位接続用バンプ（電極）７ｂとが２
次元的に配置されている。しかして、前記信号配線接続
用バンプ７ａと基準電位接続用バンプ７ｂとは、基準電
位接続用バンプ７ｂが、信号配線接続用バンプ７ａを取
り囲む（囲繞）ように配設されている。つまり、基準電
位接続用バンプ７ｂは筒状を成しており、前記信号配線
接続用バンプ７ａとは同軸的な位置関係をなして配設さ
れている。
れた半導体素子６を平面的に示したもので、半導体素子
６面には図示されていない信号配線層に一端が接続した
信号配線接続用バンプ（電極）７ａと、基準電位層に一
端が接続した基準電位接続用バンプ（電極）７ｂとが２
次元的に配置されている。しかして、前記信号配線接続
用バンプ７ａと基準電位接続用バンプ７ｂとは、基準電
位接続用バンプ７ｂが、信号配線接続用バンプ７ａを取
り囲む（囲繞）ように配設されている。つまり、基準電
位接続用バンプ７ｂは筒状を成しており、前記信号配線
接続用バンプ７ａとは同軸的な位置関係をなして配設さ
れている。
【００１５】図２は本発明に係る実装回路装置の要部構
造、換言するとバンプ接続部の構成を、拡大して断面的
に示したもので、先ず半導体素子６の配線部８は次のよ
うに構成されている。すなわち、半導体素子６面上には
、第１の絶縁層８ｂ、第１の基準電位層８ｃ、第２の絶
縁層（層間絶縁層）８ｂ′、信号配線層８ａ、第３の絶
縁層（層間絶縁層）８ｂ″、第２の基準電位層８ｃ′が
順次積層されている。しかして、第１、第２の基準電位
層８ｃ、８ｃ′、第２、第３の絶縁層（層間絶縁層）８
ｂ′、８ｂ″、および信号配線層８ａによりストリップ
構造を成し、特性インピーダンスを制御し得るようにな
っている。
造、換言するとバンプ接続部の構成を、拡大して断面的
に示したもので、先ず半導体素子６の配線部８は次のよ
うに構成されている。すなわち、半導体素子６面上には
、第１の絶縁層８ｂ、第１の基準電位層８ｃ、第２の絶
縁層（層間絶縁層）８ｂ′、信号配線層８ａ、第３の絶
縁層（層間絶縁層）８ｂ″、第２の基準電位層８ｃ′が
順次積層されている。しかして、第１、第２の基準電位
層８ｃ、８ｃ′、第２、第３の絶縁層（層間絶縁層）８
ｂ′、８ｂ″、および信号配線層８ａによりストリップ
構造を成し、特性インピーダンスを制御し得るようにな
っている。
【００１６】一方、配線基板９の配線部１０も半導体素
子６の場合と同様に第１、第２の基準電位層１０ｃ 、
１０ｃ′、第２、第３の絶縁層（層間絶縁層）１０ｂ
′、 １０ｂ″、および信号配線層１０ａ によりス
トリップ構造を成し、特性インピーダンスを制御し得る
ようになっている。
子６の場合と同様に第１、第２の基準電位層１０ｃ 、
１０ｃ′、第２、第３の絶縁層（層間絶縁層）１０ｂ
′、 １０ｂ″、および信号配線層１０ａ によりス
トリップ構造を成し、特性インピーダンスを制御し得る
ようになっている。
【００１７】しかして、信号配線接続用バンプ７ａによ
って半導体素子６の配線部８の信号配線層８ａと、配線
基板９の配線部１０の信号配線層１０ａ とが電気的に
接続されている。また、前記信号配線接続用バンプ７ａ
を取り囲む（囲繞）ように配設されている基準電位接続
用バンプ７ｂによって、半導体素子６の第２の基準電位
層８ｃ′と配線基板９の配線部１０の第２の基準電位層
１０ｃ′とが電気的に接続されている。つまり、半導
体素子６の配線基板９に対するフリップチップ接続は、
信号配線接続用バンプ７ａと筒状の基準電位接続用バン
プ７ｂとが同軸的な構造で成されている。
って半導体素子６の配線部８の信号配線層８ａと、配線
基板９の配線部１０の信号配線層１０ａ とが電気的に
接続されている。また、前記信号配線接続用バンプ７ａ
を取り囲む（囲繞）ように配設されている基準電位接続
用バンプ７ｂによって、半導体素子６の第２の基準電位
層８ｃ′と配線基板９の配線部１０の第２の基準電位層
１０ｃ′とが電気的に接続されている。つまり、半導
体素子６の配線基板９に対するフリップチップ接続は、
信号配線接続用バンプ７ａと筒状の基準電位接続用バン
プ７ｂとが同軸的な構造で成されている。
【００１８】前記フリップチップ接続構造により、隣接
する信号配線接続用バンプ７ａ間の電気的な結合がシー
ルドされることになるので、クロストークノイズを効果
的に防止し得るとともに、信号配線接続用バンプ７ａ部
の特性インピーダンスも制御されるため、信号配線接続
用バンプ７ａ部における特性インピーダンスの不整合に
よる反射ノイズも低減され、もって前記ノイズに起因す
る半導体素子６の誤動作を解消し得る。
する信号配線接続用バンプ７ａ間の電気的な結合がシー
ルドされることになるので、クロストークノイズを効果
的に防止し得るとともに、信号配線接続用バンプ７ａ部
の特性インピーダンスも制御されるため、信号配線接続
用バンプ７ａ部における特性インピーダンスの不整合に
よる反射ノイズも低減され、もって前記ノイズに起因す
る半導体素子６の誤動作を解消し得る。
【００１９】なお、上記においては信号配線接続用バン
プ７ａと筒状の基準電位接続用バンプ７ｂとが同軸的に
配置した構造を例示したが、筒状に限られるものでなく
、また図３（ａ） 、（ｂ） 、（ｃ） 、（ｄ） に
それぞれ平面的に示すように、筒状の基準電位接続用バ
ンプ７ｂの側壁部に適宜スリット７ｂ′を設けた構造と
してもよいし、図３（ｅ）に平面的に示すように、柱状
体７ｂ″を円状もしくは正方形状に配置した構成としも
よい。さらに前記同軸的なフリップチップ接続構造は、
必ずしも全体的に実施する必要なく、周波数の高い信号
が通る信号配線接続用バンプ７ａのみに採用しても、十
分所用の効果が得られる。
プ７ａと筒状の基準電位接続用バンプ７ｂとが同軸的に
配置した構造を例示したが、筒状に限られるものでなく
、また図３（ａ） 、（ｂ） 、（ｃ） 、（ｄ） に
それぞれ平面的に示すように、筒状の基準電位接続用バ
ンプ７ｂの側壁部に適宜スリット７ｂ′を設けた構造と
してもよいし、図３（ｅ）に平面的に示すように、柱状
体７ｂ″を円状もしくは正方形状に配置した構成としも
よい。さらに前記同軸的なフリップチップ接続構造は、
必ずしも全体的に実施する必要なく、周波数の高い信号
が通る信号配線接続用バンプ７ａのみに採用しても、十
分所用の効果が得られる。
【００２０】さらにまた、上記構成例では半導体素子６
の配線部８および配線基板９の配線部１０の配線をスト
リップ構造としたが、マイクロストリップやコプラナー
など他の配線構造でもよい。
の配線部８および配線基板９の配線部１０の配線をスト
リップ構造としたが、マイクロストリップやコプラナー
など他の配線構造でもよい。
【００２１】
【発明の効果】上記説明したように、本発明に係る実装
回路装置によれば、フリップチップ接続構造により、隣
接する信号配線接続用バンプ間の電気的な結合がシール
ドされることになるので、クロストークノイズを効果的
に防止し得るとともに、信号配線接続用バンプ部の特性
インピーダンスも制御される。このため、信号配線接続
用バンプ部における特性インピーダンスの不整合による
反射ノイズも低減され、もって前記ノイズに起因する半
導体素子６の誤動作を解消し得る。
回路装置によれば、フリップチップ接続構造により、隣
接する信号配線接続用バンプ間の電気的な結合がシール
ドされることになるので、クロストークノイズを効果的
に防止し得るとともに、信号配線接続用バンプ部の特性
インピーダンスも制御される。このため、信号配線接続
用バンプ部における特性インピーダンスの不整合による
反射ノイズも低減され、もって前記ノイズに起因する半
導体素子６の誤動作を解消し得る。
【００２２】さらに、電源やグランドに接続された基準
電位接続用バンプで、信号配線接続用バンプを取り囲ん
だ構成を成しているので、信号配線接続用バンプよりも
電源／グランド用の基準電位接続用バンプ面積が大きく
なり、同時に大きな電流が流れ得る。つまり、同時に多
数の能動領域（素子）が動作した場合でも、電源線の能
力によって支障を受ける恐れが低減する。しかも、前記
フリップチップ接続を構成するバンプ接続面の総和が比
較的大きくなっているため、前記バンプによる半導体素
子の配線基板に対する固定・接続も強固となり、衝撃な
どによる脱離・欠落なども防止され、常に安定した所用
の機能を保持・発揮する。
電位接続用バンプで、信号配線接続用バンプを取り囲ん
だ構成を成しているので、信号配線接続用バンプよりも
電源／グランド用の基準電位接続用バンプ面積が大きく
なり、同時に大きな電流が流れ得る。つまり、同時に多
数の能動領域（素子）が動作した場合でも、電源線の能
力によって支障を受ける恐れが低減する。しかも、前記
フリップチップ接続を構成するバンプ接続面の総和が比
較的大きくなっているため、前記バンプによる半導体素
子の配線基板に対する固定・接続も強固となり、衝撃な
どによる脱離・欠落なども防止され、常に安定した所用
の機能を保持・発揮する。
【図１】本発明に係る実装回路装置の構成においてフリ
ップチップ接続される半導体素子の被接続部の構成を示
す平面図。
ップチップ接続される半導体素子の被接続部の構成を示
す平面図。
【図２】本発明に係る実装回路装置の要部構成例を示す
断面図。
断面図。
【図３】ａ、ｂ、ｃ、ｄ、ｅは本発明に係る実装回路装
置におけるの基準電位用接続用バンプそれぞれ異なる構
成例を示す平面図。
置におけるの基準電位用接続用バンプそれぞれ異なる構
成例を示す平面図。
【図４】従来の実装回路装置の概略構成を示す断面図。
【図５】従来の実装回路装置の要部構成を示す断面図。
１、６…半導体素子 １ａ…半導体素子の電極
２、７ａ…信号配線接続用バンプ ３、９
…配線基板 ３ａ…配線基板の電極 ４、
８…半導体素子の配線部 ５、１０…配線基板の
配線部 ４ａ，５ａ，８ａ，１０ａ…信号配線層
４ｂ，５ｂ，８ｂ，８ｂ ′， ８ｂ″，１０
ｂ ，１０ｂ″…絶縁層（層間絶縁層） ４ｃ，
５ｃ，８ｃ， ８ｃ′ ，１０ｃ，１０ｃ ′…基準電
位層 ７ｂ…基準電位用接続用バンプ ７
ｂ′…基準電位用接続用バンプのスリット ７
ｂ ″…基準電位用接続用バンプを構成する柱状体
２、７ａ…信号配線接続用バンプ ３、９
…配線基板 ３ａ…配線基板の電極 ４、
８…半導体素子の配線部 ５、１０…配線基板の
配線部 ４ａ，５ａ，８ａ，１０ａ…信号配線層
４ｂ，５ｂ，８ｂ，８ｂ ′， ８ｂ″，１０
ｂ ，１０ｂ″…絶縁層（層間絶縁層） ４ｃ，
５ｃ，８ｃ， ８ｃ′ ，１０ｃ，１０ｃ ′…基準電
位層 ７ｂ…基準電位用接続用バンプ ７
ｂ′…基準電位用接続用バンプのスリット ７
ｂ ″…基準電位用接続用バンプを構成する柱状体
Claims (1)
- 【請求項１】 所要の信号配線層および基準電位層を
備えた配線基板と、前記配線基板面にフリップチップ接
続される所要の信号配線層および基準電位層を備えた半
導体素子とを具備し、前記フリップチップ接続の少なく
とも一部は、信号配線層間を接続する信号配線接続用バ
ンプ電極およびこの信号配線接続用バンプ電極を軸とし
て囲繞するように配設されて基準電位層間を接続する基
準電位用バンプ電極によって成されていることを特徴と
する実装回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3113086A JPH04340732A (ja) | 1991-05-17 | 1991-05-17 | 実装回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3113086A JPH04340732A (ja) | 1991-05-17 | 1991-05-17 | 実装回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340732A true JPH04340732A (ja) | 1992-11-27 |
Family
ID=14603128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3113086A Withdrawn JPH04340732A (ja) | 1991-05-17 | 1991-05-17 | 実装回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04340732A (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722461A (ja) * | 1993-06-23 | 1995-01-24 | Nec Corp | 同軸フリップチップ接続構造およびその形成方法 |
| WO1998027793A1 (en) * | 1996-12-16 | 1998-06-25 | Telefonaktiebolaget Lm Ericsson | Connector assembly, and associated method, for radio frequency circuit device |
| US6134428A (en) * | 1995-11-06 | 2000-10-17 | Seiko Epson Corporation | Wrist mounted communicator |
| JP2002134648A (ja) * | 2000-10-30 | 2002-05-10 | Kyocera Corp | 実装用配線基板および半導体装置の実装構造 |
| US6396144B1 (en) | 1996-12-03 | 2002-05-28 | Seiko Epson Corporation | Mounting structure of semiconductor device, and communication apparatus using the same |
| WO2007080863A1 (ja) * | 2006-01-16 | 2007-07-19 | Nec Corporation | 半導体装置、該半導体装置を実装するプリント配線基板、及びそれらの接続構造 |
| US8178226B2 (en) | 2005-03-17 | 2012-05-15 | Nec Corporation | Film-covered electric device and method of manufacturing same |
| JP2014093339A (ja) * | 2012-11-01 | 2014-05-19 | Nippon Telegr & Teleph Corp <Ntt> | 実装方法 |
| WO2015041279A1 (ja) * | 2013-09-18 | 2015-03-26 | オリンパス株式会社 | 半導体装置 |
| JP2017117828A (ja) * | 2015-12-21 | 2017-06-29 | ソニー株式会社 | 固体撮像素子および電子装置 |
| US9954087B2 (en) | 2005-12-28 | 2018-04-24 | Renesas Electronics Corporation | Field effect transistor, and multilayered epitaxial film for use in preparation of field effect transistor |
| DE102020122073A1 (de) | 2020-08-24 | 2022-02-24 | Infineon Technologies Ag | Vorrichtungen mit koax-ähnlichen elektrischen Verbindungen und Verfahren zu deren Herstellung |
-
1991
- 1991-05-17 JP JP3113086A patent/JPH04340732A/ja not_active Withdrawn
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0722461A (ja) * | 1993-06-23 | 1995-01-24 | Nec Corp | 同軸フリップチップ接続構造およびその形成方法 |
| US6134428A (en) * | 1995-11-06 | 2000-10-17 | Seiko Epson Corporation | Wrist mounted communicator |
| US6396144B1 (en) | 1996-12-03 | 2002-05-28 | Seiko Epson Corporation | Mounting structure of semiconductor device, and communication apparatus using the same |
| WO1998027793A1 (en) * | 1996-12-16 | 1998-06-25 | Telefonaktiebolaget Lm Ericsson | Connector assembly, and associated method, for radio frequency circuit device |
| US5842877A (en) * | 1996-12-16 | 1998-12-01 | Telefonaktiebolaget L M Ericsson | Shielded and impedance-matched connector assembly, and associated method, for radio frequency circuit device |
| GB2335083A (en) * | 1996-12-16 | 1999-09-08 | Ericsson Telefon Ab L M | Connector assembly, and associated method,for radio frequency circuit device |
| GB2335083B (en) * | 1996-12-16 | 2001-11-28 | Ericsson Telefon Ab L M | Connector assembly, and associated method,for radio frequency circuit device |
| JP2002134648A (ja) * | 2000-10-30 | 2002-05-10 | Kyocera Corp | 実装用配線基板および半導体装置の実装構造 |
| JP4605887B2 (ja) * | 2000-10-30 | 2011-01-05 | 京セラ株式会社 | 実装用配線基板および半導体装置の実装構造 |
| US8178226B2 (en) | 2005-03-17 | 2012-05-15 | Nec Corporation | Film-covered electric device and method of manufacturing same |
| US9954087B2 (en) | 2005-12-28 | 2018-04-24 | Renesas Electronics Corporation | Field effect transistor, and multilayered epitaxial film for use in preparation of field effect transistor |
| US8125081B2 (en) | 2006-01-16 | 2012-02-28 | Nec Corporation | Semiconductor device, printed wiring board for mounting the semiconductor device and connecting structure for these |
| JP5157455B2 (ja) * | 2006-01-16 | 2013-03-06 | 日本電気株式会社 | 半導体装置 |
| WO2007080863A1 (ja) * | 2006-01-16 | 2007-07-19 | Nec Corporation | 半導体装置、該半導体装置を実装するプリント配線基板、及びそれらの接続構造 |
| JP2014093339A (ja) * | 2012-11-01 | 2014-05-19 | Nippon Telegr & Teleph Corp <Ntt> | 実装方法 |
| WO2015041279A1 (ja) * | 2013-09-18 | 2015-03-26 | オリンパス株式会社 | 半導体装置 |
| JP2015060909A (ja) * | 2013-09-18 | 2015-03-30 | オリンパス株式会社 | 半導体装置 |
| US9712775B2 (en) | 2013-09-18 | 2017-07-18 | Olympus Corporation | Semiconductor device |
| JP2017117828A (ja) * | 2015-12-21 | 2017-06-29 | ソニー株式会社 | 固体撮像素子および電子装置 |
| US10917602B2 (en) | 2015-12-21 | 2021-02-09 | Sony Corporation | Stacked imaging device with Cu-Cu bonding portion |
| DE102020122073A1 (de) | 2020-08-24 | 2022-02-24 | Infineon Technologies Ag | Vorrichtungen mit koax-ähnlichen elektrischen Verbindungen und Verfahren zu deren Herstellung |
| US11837565B2 (en) | 2020-08-24 | 2023-12-05 | Infineon Technologies Ag | Devices including coax-like electrical connections and methods for manufacturing thereof |
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