JPH0722461A - 同軸フリップチップ接続構造およびその形成方法 - Google Patents

同軸フリップチップ接続構造およびその形成方法

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Abstract

(57)【要約】 【目的】 ガスデュポジションを利用し、超微粒子を噴
霧することにより、同軸型のフリップチップバンプを形
成する。 【構成】 ガスデュポジション装置を利用して、５の半
導体チップ上に導体、絶縁体の順序で超微粒子を噴射
し、６の同軸型のフリップチップバンプを形成する。バ
ンプを同軸型にすることにより、高速、高密度接続が可
能となる。また、微小バンプとなってもＧＮＤとシグナ
ルの絶縁は確保され、簡単、低コストで得ることができ
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、スーパーコンピュータ
や大型コンピュータのように高速処理を必要とするコン
ピュータや、大量の情報を処理する交換機等のＬＳＩの
実装技術に関する。
【０００２】
【従来の技術】近年ＬＳＩの高集積化、高速化に伴いコ
ンピュータの情報処理能力が飛躍的に進歩している。こ
れまでこれらのＬＳＩを基板に実装する方法として、ワ
イヤーボンディングやＴＡＢ等の技術が使用されていた
が、高速性や多ピン化を考慮するとフリップチップ方式
が最も有望であると考えられる。このフリップチップ技
術は、ＩＢＭジャーナルオブリサーチデバイス（ＩＢＭ
Ｊ．Ｒｅｓ．Ｄｅｖ．２３９．，Ｍａｙ，１９６
９．）において開発した技術で、近年は例えばＥＣＣの
予稿集（Ｐｒｏｃ．１９８１ ＥＣＣ １４９〜１５
５）各社で広く応用開発を行っており、蒸着法やメッキ
法を利用して電極を形成しているが、製造信頼性やコス
トの点で課題が多い。
【０００３】しかし、上記のメリットもあるため、さら
に高速性を狙ってシグナルの回りにグランドで囲む方式
が特開昭６１−２９６７２８号公報で開示されている。
けれども、この構造体では微小電極になった場合に絶縁
性の確保が難しく、パターン形成の為の専用のマスク等
が必要なため、設計変更に時間とコストがかかる。さら
に狭ピッチ（５０μｍ）や微小電極（５０μｍ）の製造
は難しい。
【０００４】また、直接描画法としては特開昭６２−２
５７７５号公報で開示しているが、加熱ノズルが必要で
ありしかも供給できる導体材料は限定され、金属以外は
基本的には困難であり微小電極形成は難しい。
【０００５】
【発明が解決しようとする課題】本発明は、上記の従来
法の欠点を改善し、簡単な製造プロセスを用いて超高速
対応でクロストーク等の漏れ電流の影響の少ない同軸接
続を、微細、狭ピッチ、多ピン、低コストで提供するこ
とを目的としている。
【０００６】
【課題を解決するための手段】上記の課題を達成するた
めに研究を進めた結果、スーパーコンピュータのように
超高速処理を必要とするもののＬＳＩの接続方法として
は、フリップチップ方式が最も有力であり、さらにこの
接続部を同軸型にすることにより伝送スピードが向上す
るのみでなく、漏れ電流等による生じるクロストークノ
イズを大幅に低減できる。本発明の同軸接続の構造とし
ては、ＬＳＩまたは基板の電極上に導体部を、その回り
に絶縁部を、さらにその外周部に導本部、さらに絶縁部
を形成する（最外周の絶縁層は形成しない場合もあ
る）。
【０００７】次に本発明をさらに詳しく説明する。本発
明の具体的な製造法であるが、ディスペンサー等の噴霧
装置を用いて導体、及び絶縁体の超微粒子材料を直接描
画する。工程的にはＬＳＩまたは基板電極に導体を直接
描画し、続いてその導体の回りを囲むようにして絶縁層
を形成し、同様にさらに導体層（ＧＮＤ）を形成して同
軸型にする。最後にＬＳＩと基板を接合する。
【０００８】本発明における導体、絶縁体材料は、基本
的には噴霧装置により直接描画できれば全て可能であ
る。具体的には、導体では電気伝導性の良いＣｕ，Ａ
ｕ，Ａｇ，ＡｌからＡｇ／Ｐｄ，Ｉｎ，Ｂｉ，Ｔｉ，Ｃ
ｒ，Ｗ，ＴｉＷ，Ｎｉ，ＳｎＯ2，ＩＴＯや、Ｎｂ，Ｎ
ｂ3 Ｇｅ，ＹＢａ2 Ｃｕ3 ＯX - 7 等の超伝導体や、接
続金属として利用されるハンダ（Ｓｎ／Ｐｂ，Ｓｎ／Ｐ
ｂ／Ｉｎ／Ｂｉ（この４種類の中の組み合わせ），Ａｕ
／Ｓｎ，Ｉｎ／Ｐｂ），Ｓｎ，Ｐｂ等が挙げられる。一
方、絶縁体材料としては、誘電率を考慮するとポリイミ
ド（ＰＩ）やフッ素樹脂、ベンゾシクロブテン（ＢＣ
Ｂ）を用い、材料コストを下げることを目的とした場合
は、エポキシ系、シリコン系の樹脂やポリエチレン、ポ
リプロピレンの有機物を使用する。更にガラスセラミッ
クス、アルミナ、窒化アルミ、ムライト等の無機材料も
使用できる。また、最後に絶縁部分を剥離すれば、導体
部とＧＮＤ間を空間にする構造体もできる。
【０００９】本発明は、基板の上に直接ＬＳＩを実装す
る際の接続を同軸にすることであるが、基板としてＬＳ
Ｉの中間部の応力緩和用基板や二次配線基板等も、同軸
構造で接続することもできる。従来これらの中間部を設
けると伝搬遅延やクロストークノイズが問題となるが、
同軸構造をとるため回避できる。
【００１０】
【実施例】本発明の実施例を図面を用いて具体的に説明
する。尚、本発明はこれらの実施例に限定されるもので
はない。 （実施例１）本発明の同軸フリップチップ接続の構造を
説明する。まず、周知のＬＳＩ形成技術によりシリコン
やＧａＡｓウェハー中に能動素子を形成し、能動素子直
上または能動素子以外の所にＬＳＩのシグナルやＧＮＤ
を露出させる。この様子は図２に示しており、半導体チ
ップ５の能動素子面側５−ａに、ＡｕやＡｌ等を使用し
た外部接続用電極１−ａやＧＮＤ２−ａをフォトリソ工
程で露出させ、他の部分である３−ａや４−ａは、通常
の半導体絶縁膜として使用されているＳｉＯ2やＳｉ3
Ｎ4 ，ポリイミド等で被われている。この半導体能動素
子面側に、請求項２の同軸フリップチップ接続構造プロ
セスを用いて図１に示す形状の同軸バンプを形成する。
図１は半導体チップ接続構造プロセスを用いて図１に示
す形状の同軸バンプを形成する。図１は半導体チップ５
上の同軸バンプ６を示しており、導体層１であるシグナ
ルは導電性のある超微粒子を吹き付けて形成する。この
導体サイズは超微粒子吹き付け装置のノズル径に依存し
ており、現状技術では５μｍより５００μｍ程度可能で
あり、絶縁層やＧＮＤ層のピッチ等もこの数値内で様々
に設定でき将来的にはさらに微小のバンプも可能であ
る。次に絶縁材料を用いて第一絶縁層３をシグナル形成
と同様の方法で形成し、さらにその外周にＧＮＤ層２、
第二絶縁層４を同様に形成する。尚、この同軸バンプ６
の高さは５μｍより最大２００μｍまで可能である。
【００１１】続いて図３に示す超微粒子吹き付け装置の
概略を示す。この装置は導体、絶縁体を直接描画する機
能を備えたもので、タンク８内で超微粒子７を生成し、
真空ポンプを用いてガスと超微粒子をノズルの先端より
ＬＳＩ５や基板に噴射してバンプを形成する。
【００１２】続いてこの装置を使用して、同軸フリップ
チップバンプを形成する方法を図４に具体的に示す。前
述したように、図３の描画装置のノズル１０より、半導
体チップ５の能動素子面側５−ａに露出している電極１
−ａ上に導体材料の超微粒子を吹き付けシグナル層１を
形成する。引き続きシグナル層形成時に使用したノズル
径よりも大きな径のノズルを使用して、絶縁材料の超微
粒子を電極１−ａとＧＮＤ２−ａとの間の絶縁部分に吹
き付け、第１絶縁層３を形成する。さらに、第１絶縁層
形成時に使用したノズルよりも径の大きいノズル１０を
使用して、半導体チップ５の表面上のＧＮＤ２−ａ上
に、導体材料の超微粒子を吹き付けてＧＮＤ層２を形成
する。最後にＧＮＤ層形成時のノズル径よりも大きいノ
ズルを適用して、絶縁部分に第２絶縁増４を形成する。
しかし、この状態では図４（Ｃ）に示す様にバンプ全体
が上層微粒子膜で覆われているため、イオンミリング等
のドライ方法や、表面研磨等によってバンプ上面を露出
させる必要がある。
【００１３】尚、プロセスでは図５に示すような円形状
のノズル１０を使用したが、第１絶縁層形成以降のプロ
セスに用いるノズルを、形状が同心円状のノズル１１を
使用することにより、導体層や絶縁層をドーナツ状に吹
き付けることができるので、研磨等のプロセルをとるこ
となく図１の構造を得る事はできる。 （実施例２）図１に示した請求項１の同軸フリップチッ
プ接続の導体層は、単一の材料を使用した例を示した
が、例えばチップ材料や電極材料１−ａ、チップの使用
目的等により、同軸フリップチップに使用するシグナル
材料も考慮する必要があり、密着性や導電性を良好にす
るためにシグナルの多層化が必要となることがある．こ
の場合図４のシグナル形成のプロセスのところで、同一
径のノズルを用いて導体層に使用する超微粒子の材料を
変えて連続して吹き付けることにより、多層構造のシグ
ナルが形成できる（図示していない）。このシグナル多
層構造バンプ断面図を図６に示す。シグナル層１はＬＳ
Ｉ表面に近い方から第１層、第２層、第３層の順
に形成してあり、第１層はＬＳＩ電極と接着性が良く第
２層以降の金属の拡散を抑えることのできる導体、第２
層は第１層と接着性が良く抵抗値の低い導体、第３層は
第２層さらにＬＳＩを搭載する基板との接着性の高いも
のが良い。具体的にはＣｒ／Ｎｉ／ＡｕやＣｒ／Ｎｉ／
ハンダ等が挙げられる。このシグナル層の外周は図１と
同じ様に第１絶縁層３，ＧＮＤ２，第２絶縁層４より構
成される。尚、本実施例では３層構造を示しているが、
さらに多層化することができることは言うまでもなく、
ＧＮＤも同様なプロセスを用いて多層化できる。 （実施例３）通常はＬＳＩ上に同軸バンプを形成し、基
板にこれを実装する形態をとるが、本提案プロセスを用
いればこの同軸バンプは、ＬＳＩと同様に基板上にも形
成できるので、図７に示すようにＬＳＩ５及び基板１２
上に同軸バンプ６を形成し接合する。このように両方に
同軸バンプを形成すれば、高アスペクトを確保すること
ができる。さらに図８に示すように、この間に応力緩和
用の中間基板１３を適用した場合も、同軸バンプ６で接
合する。従来、このように中間基板を間に入れると信号
の伝搬遅延が問題になるが、同軸構造の接続をとるた
め，この伝搬遅延を最小限に抑える事ができる。
【００１４】
【発明の効果】本発明はＬＳＩと基板を同軸でつなぐの
で、高速信号伝搬が可能であり漏れ電流の影響も皆無と
なる。さらにグランドと信号を一つのバンプ内に一体化
することができるので、接続数を低減することができ、
これによりＬＳＩチップにさらに接続バンプを形成する
面積の余裕ができるため、より多ピン接続を達成するこ
とができる。また、シグナル層とＧＮＤ層の間に絶縁層
を形成するので、微小な電極になっても、導体間の絶縁
性は確保できる。さらに絶縁部によりＬＳＩと基板間に
発生する応力を緩和する効果があり、接続信頼性が向上
する。しかも直接描画法を用いるため、簡単、低コスト
で接続バンプが得られる。これまでは接続バンプを多層
化するとその接合界面において、信号の反射等による伝
搬遅延が生じる可能性があったが、ＧＮＤの効果により
これらの現象が低減できるため、接続信頼性を向上させ
るための多層化の効果が向上する。
【図面の簡単な説明】
【図１】本発明提案の同軸バンプの構造について示した
図である。
【図２】同軸バンプ形成前のＬＳＩ表面の状態を示す図
である。
【図３】同軸バンプ形成のための超微粒子吹き付け装置
を示した図である。
【図４】同軸バンプ形成の具体的プロセスを示した図で
ある。
【図５】超微粒子吹き付け装置に用いるノズルの形状に
ついて示した図である。
【図６】多層構造の同軸フリップチップの構造を示した
図である。
【図７】ＬＳＩと基板に同軸バンプを形成したものを接
続した様子を示す図である。
【図８】中間基板を入れた構造についての外観を示した
図である。
【符号の説明】
１ 導体層１（シグナル） １−ａ シグナル（ＬＳＩ側） ２ 導体層２ ２−ａ ＧＮＤ（ＬＳＩ側） ３ 第１絶縁層 ３−ａ 絶縁部分 ４ 第２絶縁層 ４−ａ 絶縁部分 ５ 半導体チップ ５−ａ ＬＳＩ能動素子側 ６ 同軸バンプ ７ 超微粒子 ８ タンク ９ 輸送管 １０ ノズル １１ ドーナツ型ノズル １２ 基板 １３ 中間基板 １４ 研磨面

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 フリップチップ接続を用いて基板に搭載
    する半導体素子の電極構造において、一つの電極バンプ
    中に、シグナル用とグランド（ＧＮＤ）用の同軸型導体
    層を、さらに前記シグナルと前記ＧＮＤの間に第１絶縁
    層を、さらに前記ＧＮＤの外周に第２絶縁層を有するこ
    とを特徴とする同軸フリップチップ接続構造。
  2. 【請求項２】 超微粒子材料をディスペンサー装置を用
    いてノズルより噴霧させることにより、導体（シグナ
    ル）、第１絶縁体、導体（ＧＮＤ）、第２絶縁体の順に
    形成することを特徴とする請求項１記載の同軸フリップ
    チップ接続構造の形成方法。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007080863A1 (ja) * 2006-01-16 2007-07-19 Nec Corporation 半導体装置、該半導体装置を実装するプリント配線基板、及びそれらの接続構造
EP1827061A2 (en) * 2006-02-22 2007-08-29 Tektronix, Inc. Facility and method for high-performance circuit board connection
JP2008544527A (ja) * 2005-06-14 2008-12-04 キュービック・ウエハ・インコーポレーテッド チップ対チップ接点の絶縁
US8178226B2 (en) 2005-03-17 2012-05-15 Nec Corporation Film-covered electric device and method of manufacturing same
WO2014141607A1 (en) * 2013-03-13 2014-09-18 Sony Corporation Semiconductor device and method of manufacturing semiconductor device
US9754907B2 (en) 2005-06-14 2017-09-05 Cufer Asset Ltd. L.L.C. Tooling for coupling multiple electronic chips
US9954087B2 (en) 2005-12-28 2018-04-24 Renesas Electronics Corporation Field effect transistor, and multilayered epitaxial film for use in preparation of field effect transistor

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61296750A (ja) * 1985-06-26 1986-12-27 Fujitsu Ltd 集積回路接続方法
JPH0430544A (ja) * 1990-05-28 1992-02-03 Hitachi Ltd 半導体集積回路装置
JPH04115869A (ja) * 1990-09-04 1992-04-16 Sony Corp パウダービームエッチングとデポジションの方法及びその装置
JPH04237149A (ja) * 1991-01-22 1992-08-25 Matsushita Electric Ind Co Ltd 電子チップ部品の製造方法及びボンディング方法
JPH04340732A (ja) * 1991-05-17 1992-11-27 Toshiba Corp 実装回路装置
JPH053183A (ja) * 1991-06-26 1993-01-08 Nec Corp 半導体装置及びその製造方法
JP3023928U (ja) * 1995-05-30 1996-05-07 温 添野 最後の一滴まで使えるポンプ

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61296750A (ja) * 1985-06-26 1986-12-27 Fujitsu Ltd 集積回路接続方法
JPH0430544A (ja) * 1990-05-28 1992-02-03 Hitachi Ltd 半導体集積回路装置
JPH04115869A (ja) * 1990-09-04 1992-04-16 Sony Corp パウダービームエッチングとデポジションの方法及びその装置
JPH04237149A (ja) * 1991-01-22 1992-08-25 Matsushita Electric Ind Co Ltd 電子チップ部品の製造方法及びボンディング方法
JPH04340732A (ja) * 1991-05-17 1992-11-27 Toshiba Corp 実装回路装置
JPH053183A (ja) * 1991-06-26 1993-01-08 Nec Corp 半導体装置及びその製造方法
JP3023928U (ja) * 1995-05-30 1996-05-07 温 添野 最後の一滴まで使えるポンプ

Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8178226B2 (en) 2005-03-17 2012-05-15 Nec Corporation Film-covered electric device and method of manufacturing same
US10340239B2 (en) 2005-06-14 2019-07-02 Cufer Asset Ltd. L.L.C Tooling for coupling multiple electronic chips
JP2008544527A (ja) * 2005-06-14 2008-12-04 キュービック・ウエハ・インコーポレーテッド チップ対チップ接点の絶縁
US9754907B2 (en) 2005-06-14 2017-09-05 Cufer Asset Ltd. L.L.C. Tooling for coupling multiple electronic chips
US9954087B2 (en) 2005-12-28 2018-04-24 Renesas Electronics Corporation Field effect transistor, and multilayered epitaxial film for use in preparation of field effect transistor
JP5157455B2 (ja) * 2006-01-16 2013-03-06 日本電気株式会社 半導体装置
WO2007080863A1 (ja) * 2006-01-16 2007-07-19 Nec Corporation 半導体装置、該半導体装置を実装するプリント配線基板、及びそれらの接続構造
US8125081B2 (en) 2006-01-16 2012-02-28 Nec Corporation Semiconductor device, printed wiring board for mounting the semiconductor device and connecting structure for these
EP1827061A3 (en) * 2006-02-22 2009-09-09 Tektronix, Inc. Facility and method for high-performance circuit board connection
EP1827061A2 (en) * 2006-02-22 2007-08-29 Tektronix, Inc. Facility and method for high-performance circuit board connection
WO2014141607A1 (en) * 2013-03-13 2014-09-18 Sony Corporation Semiconductor device and method of manufacturing semiconductor device
JP2014175642A (ja) * 2013-03-13 2014-09-22 Sony Corp 半導体装置、半導体装置の製造方法
US10332826B2 (en) 2013-03-13 2019-06-25 Sony Corporation Semiconductor device and method of manufacturing semiconductor device

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