JPH0430544A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0430544A JPH0430544A JP2138048A JP13804890A JPH0430544A JP H0430544 A JPH0430544 A JP H0430544A JP 2138048 A JP2138048 A JP 2138048A JP 13804890 A JP13804890 A JP 13804890A JP H0430544 A JPH0430544 A JP H0430544A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関し、特にフリップチ
ップ（ＦｌｉρＣｈｉｐ）方式を用いた半導体集積回路
装置のパフケージング技術に関する。
ップ（ＦｌｉρＣｈｉｐ）方式を用いた半導体集積回路
装置のパフケージング技術に関する。
半導体集積回路装置の実装方式の一つに、半導体チップ
の回路素子形成面に接合した突起電極（Ｂｕｍρ、バン
プ）を介して上記チップを配線基板に実装する、いわゆ
るフリップチップ方式がある。
の回路素子形成面に接合した突起電極（Ｂｕｍρ、バン
プ）を介して上記チップを配線基板に実装する、いわゆ
るフリップチップ方式がある。
上記フリップチップ方式は、チップの周辺部のみならず
、内部領域にも端子を設けることができるので、チップ
の多ピン化を促進できる利点がある。
、内部領域にも端子を設けることができるので、チップ
の多ピン化を促進できる利点がある。
またワイヤボンディング方式に比べてチップ上の配線長
を短くすることができるので、回路の高速動作を促進で
きる利点がある。
を短くすることができるので、回路の高速動作を促進で
きる利点がある。
特開昭６２−２７６８５６号公報には、上記フリップチ
ップ方式を用いた半導体集積回路装置の一例が記載され
ている。上記文献に記載された半導体集積回路装置は、
第５図に示すように、突起電極である半田バンプ２０を
介して配線基板２１上にフェイスダウンボンディングさ
れたチップ２２の回路素子形成面（図のチップ下面）が
チップ２２それ自体と、配線基板２１と、上記回路素子
形成面を囲むようにチップ２２と配線基板２１との間に
設けられた結合部材２３とによって封止されたパッケー
ジ構造を有している。かかるパッケージ構造を有する半
導体集積回路装置においては、チップ自体がその回路素
子形成面を封止するキャップを兼ねているため、上記チ
ップをキャップで封止する場合に比べて、構造が簡単で
小形のパッケージが得られるという利点がある。
ップ方式を用いた半導体集積回路装置の一例が記載され
ている。上記文献に記載された半導体集積回路装置は、
第５図に示すように、突起電極である半田バンプ２０を
介して配線基板２１上にフェイスダウンボンディングさ
れたチップ２２の回路素子形成面（図のチップ下面）が
チップ２２それ自体と、配線基板２１と、上記回路素子
形成面を囲むようにチップ２２と配線基板２１との間に
設けられた結合部材２３とによって封止されたパッケー
ジ構造を有している。かかるパッケージ構造を有する半
導体集積回路装置においては、チップ自体がその回路素
子形成面を封止するキャップを兼ねているため、上記チ
ップをキャップで封止する場合に比べて、構造が簡単で
小形のパッケージが得られるという利点がある。
しかしながら、本発明者の検討によれば、上記した従来
のパッケージ構造は、突起電極を通じて人出力される信
号の伝送特性についての配慮がなされていない。すなわ
ち、半導体集積回路の高速化に伴って、その動作周波数
が数ＧＨｚ〜数十ＧＨｚ程度の高周波になってくると、
上記のようなパッケージ構造を有する半導体集積回路装
置においては、突起電極を通じて伝送される入出力信号
に伝送ロス、歪、クロストーク・ノイズなどが発生し易
くなり、これらが回路の誤動作を引き起こす原因になる
という問題がある。
のパッケージ構造は、突起電極を通じて人出力される信
号の伝送特性についての配慮がなされていない。すなわ
ち、半導体集積回路の高速化に伴って、その動作周波数
が数ＧＨｚ〜数十ＧＨｚ程度の高周波になってくると、
上記のようなパッケージ構造を有する半導体集積回路装
置においては、突起電極を通じて伝送される入出力信号
に伝送ロス、歪、クロストーク・ノイズなどが発生し易
くなり、これらが回路の誤動作を引き起こす原因になる
という問題がある。
本発明は、上言己した問題点に着目してなされたもので
あり、その目的はフリップチップ方式を用いた半導体集
積回路装置において、突起電極を通じて入出力される信
号の伝送特性を向上させることのできる技術を提供する
ことにある。
あり、その目的はフリップチップ方式を用いた半導体集
積回路装置において、突起電極を通じて入出力される信
号の伝送特性を向上させることのできる技術を提供する
ことにある。
本発明の他の目的は、上に８半導体集積回路装置の放熱
特性を向上させることのできる技術を提供することにあ
る。
特性を向上させることのできる技術を提供することにあ
る。
本発明の他の目的は、上記半導体集積回路装置の封止信
頼性を向上させることのできる技術を提供することにあ
る。
頼性を向上させることのできる技術を提供することにあ
る。
本発明の他の目的は、上８己半導体集積回路装置のパッ
ケージ構造を簡単、かつ小形化することのできる技術を
提供することにある。
ケージ構造を簡単、かつ小形化することのできる技術を
提供することにある。
本発明の他の目的は、上記半導体集積回路装置の製造コ
ストを低減することのできる技術を提供することにある
。
ストを低減することのできる技術を提供することにある
。
本発明の前８己ならびにその他の目的と新規な特徴は、
本明細書の記述および添付図面から明らかになるであろ
う。
本明細書の記述および添付図面から明らかになるであろ
う。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、次のとおりである。
要を簡単に説明すれば、次のとおりである。
（１）１本願の一発明は、チップの回路素子形成面に設
けられた複数の突起電極を介して前記チップを配線基板
上にフェイスダウンボンディングするとともに、前記チ
ップの回路素子形成面を、前記チップそれ自体と、前記
配線基板と、前記突起電極のそれぞれを囲むようにして
前記チップと前記配線基板との間に設けられた導電部材
とによって封止し、前記導電部材を定電位化したパッケ
ージ構造を有する半導体集積回路装置である。
けられた複数の突起電極を介して前記チップを配線基板
上にフェイスダウンボンディングするとともに、前記チ
ップの回路素子形成面を、前記チップそれ自体と、前記
配線基板と、前記突起電極のそれぞれを囲むようにして
前記チップと前記配線基板との間に設けられた導電部材
とによって封止し、前記導電部材を定電位化したパッケ
ージ構造を有する半導体集積回路装置である。
（２）１本願の他の発明は、前記半導体集積回路装置に
おいて、前記導電部材と前記突起電極との隙間を真空に
するものである。
おいて、前記導電部材と前記突起電極との隙間を真空に
するものである。
〔３〕１本願の他の発明は、前Δ己半導体集積回路装胃
において、前記導電部材と前記突起電極との隙間に所定
の誘電率を有する非導電部材を充填するものである。
において、前記導電部材と前記突起電極との隙間に所定
の誘電率を有する非導電部材を充填するものである。
（４）８本願の他の発明は、前転半導体集積回路装置に
おいて、前記導電部材と前転突起電極とを同一材料で構
成するものである。
おいて、前記導電部材と前転突起電極とを同一材料で構
成するものである。
上記した手段（１）によれば、チップの回路素子形成面
に設けられた複数の突起電極のそれぞれを囲むように導
電部材を配設し、この導電部材を定電位化することによ
り、突起電極のそれぞれが導電部材によってシールドさ
れるため、突起電極を通じて伝送される入出力信号のク
ロストーク・ノイズ等が低減され、その伝送特性が向上
する。
に設けられた複数の突起電極のそれぞれを囲むように導
電部材を配設し、この導電部材を定電位化することによ
り、突起電極のそれぞれが導電部材によってシールドさ
れるため、突起電極を通じて伝送される入出力信号のク
ロストーク・ノイズ等が低減され、その伝送特性が向上
する。
また、チップと配線基板との間に導電部材を配設するこ
とにより、チップから発生した熱を導電部材を通じて配
線基板に逃がすことができるので、パッケージの放熱効
率が向上する。
とにより、チップから発生した熱を導電部材を通じて配
線基板に逃がすことができるので、パッケージの放熱効
率が向上する。
また、チップと配線基板との間に導電部材を配設するこ
とにより、チップの回路素子形成面がチップそれ自体と
配線基板と導電部材とによって封止されるため、パッケ
ージの封止信頼性が向上する。
とにより、チップの回路素子形成面がチップそれ自体と
配線基板と導電部材とによって封止されるため、パッケ
ージの封止信頼性が向上する。
また、チップと配線基板との間に導電部材を配設するこ
とにより、チップの回路素子形成面がチップそれ自体と
配線基板と導電部材とによって封止されるため、キャッ
プ等の別部材を用いてチップを封止゛する場合に比べて
、構造が簡単で、かつ小形のパッケージが得られる。
とにより、チップの回路素子形成面がチップそれ自体と
配線基板と導電部材とによって封止されるため、キャッ
プ等の別部材を用いてチップを封止゛する場合に比べて
、構造が簡単で、かつ小形のパッケージが得られる。
上記した手段（２）によれば、導電部材と突起電極との
隙間を真空にすることにより、導電部材と突起電極との
間に比誘電率の低い真空空間が形成されるので、入出力
信号のクロストーク・ノイズ等が低減され、その伝送特
性が向上する。
隙間を真空にすることにより、導電部材と突起電極との
間に比誘電率の低い真空空間が形成されるので、入出力
信号のクロストーク・ノイズ等が低減され、その伝送特
性が向上する。
上記した手＆（３）によれば、導電部材と突起電極との
隙間に所定の誘電率を有する非導電部材を充填すること
により、突起電極を通じて伝送される入出力信号のイン
ピーダンス整合を図ることができるので、入出力信号の
伝送ロス、歪等が低減され、その伝送特性が向上する。
隙間に所定の誘電率を有する非導電部材を充填すること
により、突起電極を通じて伝送される入出力信号のイン
ピーダンス整合を図ることができるので、入出力信号の
伝送ロス、歪等が低減され、その伝送特性が向上する。
上記した手段〔４〕によれば、導電部材と突起電極とを
同一材料で構成することにより、チップを配線基板にフ
ェイスダウンボンディングする作業とチップの回路素子
形成面をチップそれ自体と配線基板と導電部材とによっ
て封止する作業とを同一工程で行うことができるので、
パッケージの組立て工程が低減される。
同一材料で構成することにより、チップを配線基板にフ
ェイスダウンボンディングする作業とチップの回路素子
形成面をチップそれ自体と配線基板と導電部材とによっ
て封止する作業とを同一工程で行うことができるので、
パッケージの組立て工程が低減される。
〔実施例１〕
ＪＲ２図は、本発明の一実施例である半導体集積回路装
置の外観を示す図、第１１！Ｉは第２図のＩ−■線にお
ける断面図である。
置の外観を示す図、第１１！Ｉは第２図のＩ−■線にお
ける断面図である。
本実施例１の半導体集積回路装置は、配線基板１とその
主面上にフェイスダウンボンディングされたチップ２と
で構成されたパッケージ３を有している。
主面上にフェイスダウンボンディングされたチップ２と
で構成されたパッケージ３を有している。
配線基板１はムライト、窒化アルミニウム等のセラミッ
ク材料からなり、その内層にはＷ（タングステン）、Ｍ
ｏ（モリブデン）等からなる内部配線４が形成されてい
る。配線基板ｌの主面側と下面側とには電極５がそれぞ
れ形成されており、両者は上記内部配線４を通じて電気
的に接続されている。電極５の表面には、Ｎｉ／Ａｕ等
のメツキが施されている。
ク材料からなり、その内層にはＷ（タングステン）、Ｍ
ｏ（モリブデン）等からなる内部配線４が形成されてい
る。配線基板ｌの主面側と下面側とには電極５がそれぞ
れ形成されており、両者は上記内部配線４を通じて電気
的に接続されている。電極５の表面には、Ｎｉ／Ａｕ等
のメツキが施されている。
チップ２は、例えば数ＧＨｚ〜数十ＧＨｚ程度の周波数
帯域でスイッチング動作を行う論理集積回路を備えたＧ
ａＡｓ （ガリウムヒ素）半導体からなる。チップ２は
、その回路素子形成面に接合された複数の半田バンブ（
突起電極）６を介して配線基板１の主面の電極５上にフ
ェイスダウンボンディングされている。チップ２の回路
素子形成面は、チップ２それ自体と、配線基板１の主面
と、半田バンブ６のそれぞれを囲むようにしてチップ２
と配線基板１との間に設けられた導電部材７とによって
封止されている。半田バンブ６のそれぞれの周囲は、チ
ップ２の回路素子形成面と配線基板１の主面と導電部材
７とによって規定された密閉空間となっている。この密
閉空間の内部は、特に制限されないが、本実施例１にお
いてはほぼ真空となっている。導電部材７は、配線基板
１の内部配線４を通じて外部定電位源（ＧＮＤまたは電
源電位）に接続されている。導電部材７は、特に制限さ
れないが、本実施例においては半田バンブ６と同一組成
の半田材料、例えば３〜４重量％のＳｎを含有するＰ
ｂ ／ Ｓ ｎ合金（溶融温度＝３２０〜３３０℃程度
）により構成されている。
帯域でスイッチング動作を行う論理集積回路を備えたＧ
ａＡｓ （ガリウムヒ素）半導体からなる。チップ２は
、その回路素子形成面に接合された複数の半田バンブ（
突起電極）６を介して配線基板１の主面の電極５上にフ
ェイスダウンボンディングされている。チップ２の回路
素子形成面は、チップ２それ自体と、配線基板１の主面
と、半田バンブ６のそれぞれを囲むようにしてチップ２
と配線基板１との間に設けられた導電部材７とによって
封止されている。半田バンブ６のそれぞれの周囲は、チ
ップ２の回路素子形成面と配線基板１の主面と導電部材
７とによって規定された密閉空間となっている。この密
閉空間の内部は、特に制限されないが、本実施例１にお
いてはほぼ真空となっている。導電部材７は、配線基板
１の内部配線４を通じて外部定電位源（ＧＮＤまたは電
源電位）に接続されている。導電部材７は、特に制限さ
れないが、本実施例においては半田バンブ６と同一組成
の半田材料、例えば３〜４重量％のＳｎを含有するＰ
ｂ ／ Ｓ ｎ合金（溶融温度＝３２０〜３３０℃程度
）により構成されている。
このように、本実施例１のパッケージ３は、それぞれの
半田バンブ６の周囲を定電位化した導電部材７によって
シールドし、かつそれぞれの半田バンブ６と導電部材７
との隙間の比誘電率の低い真空空間を形成しているので
、半田バンブ６を通じて伝送される入出力信号のクロス
トーク・ノイズ等を低減することができる。これにより
、上記入出力信号の伝送特性が向上し、チップ２に形成
された論理集積回路の誤動作を防止することができる。
半田バンブ６の周囲を定電位化した導電部材７によって
シールドし、かつそれぞれの半田バンブ６と導電部材７
との隙間の比誘電率の低い真空空間を形成しているので
、半田バンブ６を通じて伝送される入出力信号のクロス
トーク・ノイズ等を低減することができる。これにより
、上記入出力信号の伝送特性が向上し、チップ２に形成
された論理集積回路の誤動作を防止することができる。
また、本実施例１のパッケージ３は、チップ２の回路素
子形成面と配線基板１の主面との間に導電部材７を配設
したことにより、チップ２から発生した熱を半田バンブ
６と導電部材７の両者を通じて配線基板１に伝達するこ
とができる。これにより、パッケージ３の放熱効率が向
上するので、チップ２の発熱による回路の誤動作を防止
することができるとともに、半田バンブ６の接続寿命を
向上させることができる。
子形成面と配線基板１の主面との間に導電部材７を配設
したことにより、チップ２から発生した熱を半田バンブ
６と導電部材７の両者を通じて配線基板１に伝達するこ
とができる。これにより、パッケージ３の放熱効率が向
上するので、チップ２の発熱による回路の誤動作を防止
することができるとともに、半田バンブ６の接続寿命を
向上させることができる。
また、本実施例１のパッケージ３は、チップ２の回路素
子形成面がチップ２それ自体と配線基板１と導電部材７
とによって封止されている。これにより、パッケージ３
の封止信頼性が向上するので、水分の浸入等による配線
腐食、回路素子の劣化等を防止することができる。また
、キャップ等の別部材を用いてチップ３を封止する場合
に比べて、パッケージ３の構造が簡単で、かつ小形とな
る。
子形成面がチップ２それ自体と配線基板１と導電部材７
とによって封止されている。これにより、パッケージ３
の封止信頼性が向上するので、水分の浸入等による配線
腐食、回路素子の劣化等を防止することができる。また
、キャップ等の別部材を用いてチップ３を封止する場合
に比べて、パッケージ３の構造が簡単で、かつ小形とな
る。
上記パッケージ３を組立てるには、まず第３図に示すよ
うに、あらかじめチップ２の回路素子形成面に半田バン
ブ６と導電部材７とを同時に形成する。半田バンブ６は
半球状をなし、導電部材７は、例えばチップ２の外周お
よびそれぞれの半田バンブ６を囲む格子状のパターンか
らなる。半田バンブ６と導電部材７とを同時に形成する
には、例えばチップ２の回路素子形成面にレジストパタ
ーンを形成した後、その表面に半田膜を蒸着し、次いで
リフトオフ法によって上記レジストパターンふよび不要
の半田膜を除去した後、上記チップ２を不活性ガス雰囲
気のりフロー炉で加熱、溶融する。次に、上記チップ２
の回路素子形成面に形成された半田バンブ６をチップマ
ウント装置を用いて配線基板１の主面の電極５上に正確
に位置決ｔする。上記半田バンブ６の表面には、あらか
じめフラックスを塗布しておく。続いて、上記チップ２
が搭載された配線基板１を減圧した不活性ガス雰囲気の
りフロー炉に移送し、半田バンブ６および導電部材７を
リフローすることによって、チップ２を配線基板１の主
面にフェイスダウンボンディングするとともに、チップ
２の回路素子形成面をチップ２と配線基板１と導電部材
７とによって封止する。なお、上記パッケージ３の組立
てが完了した後、配線基板１の下面側の電極５には、パ
ッケージ３をモジュール基板等に実装する際の外部端子
となる半田バンブ８が接合される。
うに、あらかじめチップ２の回路素子形成面に半田バン
ブ６と導電部材７とを同時に形成する。半田バンブ６は
半球状をなし、導電部材７は、例えばチップ２の外周お
よびそれぞれの半田バンブ６を囲む格子状のパターンか
らなる。半田バンブ６と導電部材７とを同時に形成する
には、例えばチップ２の回路素子形成面にレジストパタ
ーンを形成した後、その表面に半田膜を蒸着し、次いで
リフトオフ法によって上記レジストパターンふよび不要
の半田膜を除去した後、上記チップ２を不活性ガス雰囲
気のりフロー炉で加熱、溶融する。次に、上記チップ２
の回路素子形成面に形成された半田バンブ６をチップマ
ウント装置を用いて配線基板１の主面の電極５上に正確
に位置決ｔする。上記半田バンブ６の表面には、あらか
じめフラックスを塗布しておく。続いて、上記チップ２
が搭載された配線基板１を減圧した不活性ガス雰囲気の
りフロー炉に移送し、半田バンブ６および導電部材７を
リフローすることによって、チップ２を配線基板１の主
面にフェイスダウンボンディングするとともに、チップ
２の回路素子形成面をチップ２と配線基板１と導電部材
７とによって封止する。なお、上記パッケージ３の組立
てが完了した後、配線基板１の下面側の電極５には、パ
ッケージ３をモジュール基板等に実装する際の外部端子
となる半田バンブ８が接合される。
このように、本実施例１のパッケージ３は、チップ２の
回路素子形成面に半田バンブ６と導電部材７とを同一半
田材料を用いて同時に形成し、チップ２を配線基板１の
主面にフェイスダウンボンディングする作業と、チップ
２の回路素子形成面をチップ２と配線基板１と導電部材
７とによって封止する作業とを同一工程で行う。これに
より、パッケージ３の組立て工程を簡略化することがで
きるので、その製造コストを低減することができる。
回路素子形成面に半田バンブ６と導電部材７とを同一半
田材料を用いて同時に形成し、チップ２を配線基板１の
主面にフェイスダウンボンディングする作業と、チップ
２の回路素子形成面をチップ２と配線基板１と導電部材
７とによって封止する作業とを同一工程で行う。これに
より、パッケージ３の組立て工程を簡略化することがで
きるので、その製造コストを低減することができる。
〔実施例２〕
第４図は、本発明の他の実施例である半導体集積回路装
置の断面図である。
置の断面図である。
前８己実施例１のパッケージ３は、チップ２の回路素子
形成面と配線基板１の主面と導電部材７とによって規定
された半田バンブ６のそれぞれの周囲の密閉空間を真空
にしたが、本実施例２においては、この密閉空間の内部
に所定の誘電率を有する合成樹脂等の非導電部材９を充
填し、半田バンブ６を通じて伝送される入出力信号のイ
ンピーダンス整合を図っている。これにより、半田バン
ブ６を通じて伝送される入出力信号の伝送ロス、歪等を
低減することができるので、上記人出力信号の伝送特性
が向上し、チップ２に形成された論理集積回路の誤動作
を防止することができる。
形成面と配線基板１の主面と導電部材７とによって規定
された半田バンブ６のそれぞれの周囲の密閉空間を真空
にしたが、本実施例２においては、この密閉空間の内部
に所定の誘電率を有する合成樹脂等の非導電部材９を充
填し、半田バンブ６を通じて伝送される入出力信号のイ
ンピーダンス整合を図っている。これにより、半田バン
ブ６を通じて伝送される入出力信号の伝送ロス、歪等を
低減することができるので、上記人出力信号の伝送特性
が向上し、チップ２に形成された論理集積回路の誤動作
を防止することができる。
以上、本発明者によってなされた発胡を実施例に基づき
具体的に説明したが、本発明は、前転実施例１．２に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。
具体的に説明したが、本発明は、前転実施例１．２に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。
突起電極および導電部材は、Ｐ ｂ ／ Ｓ ｎ半田合
金に限定されるものではなく、例えばＰｂ／Ｓｎ／Ａｇ
合金やＳｎ／Ａｇ合金等を使用することができる。この
場合も、導電部材と突起電極とを同一材料で構成するこ
とにより、パッケージの組立て工程を簡略化することが
できる。
金に限定されるものではなく、例えばＰｂ／Ｓｎ／Ａｇ
合金やＳｎ／Ａｇ合金等を使用することができる。この
場合も、導電部材と突起電極とを同一材料で構成するこ
とにより、パッケージの組立て工程を簡略化することが
できる。
チップの回路素子形成面と配線基板の主面と導電部材と
によって規定された半田バンブのそれぞれの周囲の密閉
空間に充填する非導電部材は、合成樹脂等の固形絶縁物
に限定されるものではなく、液体や気体等の絶縁物を充
填することもできる。
によって規定された半田バンブのそれぞれの周囲の密閉
空間に充填する非導電部材は、合成樹脂等の固形絶縁物
に限定されるものではなく、液体や気体等の絶縁物を充
填することもできる。
配線基板の主面にフェイスダウンボンディングされるチ
ップは一個に限定されない。すなわち、本発明は配線基
板の主面に複数のチップをフェイスダウンボンディング
する、マルチチップ方式の半導体集積回路装置に適用す
ることもできる。
ップは一個に限定されない。すなわち、本発明は配線基
板の主面に複数のチップをフェイスダウンボンディング
する、マルチチップ方式の半導体集積回路装置に適用す
ることもできる。
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。
て得られる効果を簡単に説明すれば、下記の通りである
。
（１）、チップの回路素子形成面に設けられた複数の突
起電極を介して前記チップを配線基板上にフェイスダウ
ンボンディングするとともに、前記チップの回路素子形
成面を、前８己チツプそれ自体と、前８己配線基板と、
前記突起電極のそれぞれを囲むようにして前記チップと
前記配線基板との間に設けられた導電部材とによって封
止し、前記導電部材を定電位化したパッケージ構造を存
する本発明の半導体集積回路装置によれば、別記突起電
極のそれぞれが導電部材によってシールドされるため、
前記突起電極を通じて伝送される人出力信号のクロスト
ーク・ノイズ等が低減され、その伝送特性が向上する。
起電極を介して前記チップを配線基板上にフェイスダウ
ンボンディングするとともに、前記チップの回路素子形
成面を、前８己チツプそれ自体と、前８己配線基板と、
前記突起電極のそれぞれを囲むようにして前記チップと
前記配線基板との間に設けられた導電部材とによって封
止し、前記導電部材を定電位化したパッケージ構造を存
する本発明の半導体集積回路装置によれば、別記突起電
極のそれぞれが導電部材によってシールドされるため、
前記突起電極を通じて伝送される人出力信号のクロスト
ーク・ノイズ等が低減され、その伝送特性が向上する。
また、チップから発生した熱を導電部材を通じて配線基
板に逃がすことができるので、パッケージの放熱効率が
向上する。
板に逃がすことができるので、パッケージの放熱効率が
向上する。
また、チップの回路素子形成面がチップそれ自体と配線
基板と導電部材とによって封止されるため、パッケージ
の封止信頼性が向上するとともに、構造が簡単で、かつ
小形のパッケージが得られる。
基板と導電部材とによって封止されるため、パッケージ
の封止信頼性が向上するとともに、構造が簡単で、かつ
小形のパッケージが得られる。
（２）、前記半導体集積回路装置において、前記導電部
材と前記突起電極との隙間を真空にすることにより、入
出力信号のクロストーク・ノイズ等が低減され、その伝
送特性が向上する。
材と前記突起電極との隙間を真空にすることにより、入
出力信号のクロストーク・ノイズ等が低減され、その伝
送特性が向上する。
（３）、前記半導体集積回路装置において、前記導電部
材と前記突起電極との隙間に所定の誘電率を有する非導
電部材を充填することにより、突起電極を通じて伝送さ
れる入出力信号のインピーダンス整合を図ることができ
るので、人出力信号の伝送ロス、歪等が低減され、その
伝送特性が向上する。
材と前記突起電極との隙間に所定の誘電率を有する非導
電部材を充填することにより、突起電極を通じて伝送さ
れる入出力信号のインピーダンス整合を図ることができ
るので、人出力信号の伝送ロス、歪等が低減され、その
伝送特性が向上する。
（４）、前記半導体集積回路装置において、前記導電部
材と前記突起電極とを同一材料で構成することにより、
パッケージの組立て工程を簡略化することができるので
、前記半導体集積回路装置の製造コストを低減すること
ができる。
材と前記突起電極とを同一材料で構成することにより、
パッケージの組立て工程を簡略化することができるので
、前記半導体集積回路装置の製造コストを低減すること
ができる。
第１図は、本発明の一実施例である半導体集積回路装置
を示す第２図のＩ−Ｉ線断面図、第２図は、この半導体
集積回路装置の斜視図、第３図は、回路素子形成面に突
起電極および導電部材を形成した状態を示す半導体チッ
プの斜視図、 第４図は、本発明の他の実施例である半導体集積回路装
置の断面図、 第５図は、従来技術による半導体集積回路装置の断面図
である。 １．２１・・・配線基板、２．２２・・・半導体チップ
、３・・・パッケージ、４・・・内部配線、５・・・電
極、６．８．２０・・・半田バンプ′（突起電極）、７
・・・導電部材、９・・・非導電部材、２３・・・結合
部材。 代理人 弁理士 筒 井 大 和 ９：非導電部材 第 図 第 図 第 図
を示す第２図のＩ−Ｉ線断面図、第２図は、この半導体
集積回路装置の斜視図、第３図は、回路素子形成面に突
起電極および導電部材を形成した状態を示す半導体チッ
プの斜視図、 第４図は、本発明の他の実施例である半導体集積回路装
置の断面図、 第５図は、従来技術による半導体集積回路装置の断面図
である。 １．２１・・・配線基板、２．２２・・・半導体チップ
、３・・・パッケージ、４・・・内部配線、５・・・電
極、６．８．２０・・・半田バンプ′（突起電極）、７
・・・導電部材、９・・・非導電部材、２３・・・結合
部材。 代理人 弁理士 筒 井 大 和 ９：非導電部材 第 図 第 図 第 図
Claims (1)
- 【特許請求の範囲】 １、半導体チップの回路素子形成面に設けられた複数の
突起電極を介して前記半導体チップを配線基板上にフェ
イスダウンボンディングするとともに、前記半導体チッ
プの回路素子形成面を、前記半導体チップそれ自体と、
前記配線基板と、前記突起電極のそれぞれを囲むように
して前記半導体チップと前記配線基板との間に設けられ
た導電部材とによって封止し、前記導電部材を定電位化
したことを特徴とする半導体集積回路装置。 ２、前記導電部材と前記突起電極との隙間を真空にした
ことを特徴とする請求項１記載の半導体集積回路装置。 ３、前記導電部材と前記突起電極との隙間に所定の誘電
率を有する非導電部材を充填したことを特徴とする請求
項１記載の半導体集積回路装置。 ４、前記導電部材と前記突起電極とを同一材料で構成し
たことを特徴とする請求項１記載の半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138048A JPH0430544A (ja) | 1990-05-28 | 1990-05-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2138048A JPH0430544A (ja) | 1990-05-28 | 1990-05-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0430544A true JPH0430544A (ja) | 1992-02-03 |
Family
ID=15212781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2138048A Pending JPH0430544A (ja) | 1990-05-28 | 1990-05-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0430544A (ja) |
Cited By (20)
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-
1990
- 1990-05-28 JP JP2138048A patent/JPH0430544A/ja active Pending
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