KR100272154B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

Info

Publication number
KR100272154B1
KR100272154B1 KR1019960042430A KR19960042430A KR100272154B1 KR 100272154 B1 KR100272154 B1 KR 100272154B1 KR 1019960042430 A KR1019960042430 A KR 1019960042430A KR 19960042430 A KR19960042430 A KR 19960042430A KR 100272154 B1 KR100272154 B1 KR 100272154B1
Authority
KR
South Korea
Prior art keywords
chip
resin
chip carrier
semiconductor device
carrier
Prior art date
Application number
KR1019960042430A
Other languages
English (en)
Other versions
KR970017920A (ko
Inventor
요이치 히루타
Original Assignee
니시무로 타이죠
가부시키가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로 타이죠, 가부시키가이샤 도시바 filed Critical 니시무로 타이죠
Publication of KR970017920A publication Critical patent/KR970017920A/ko
Application granted granted Critical
Publication of KR100272154B1 publication Critical patent/KR100272154B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the groups H01L21/18 - H01L21/326 or H10D48/04 - H10D48/07 e.g. sealing of a cap to a base of a container
    • H01L21/60—Attaching or detaching leads or other conductive members, to be used for carrying current to or from the device in operation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29109—Indium [In] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/29101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/29111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/81009—Pre-treatment of the bump connector or the bonding area
    • H01L2224/8101—Cleaning the bump connector, e.g. oxide removal step, desmearing
    • H01L2224/81011—Chemical cleaning, e.g. etching, flux
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8119—Arrangement of the bump connectors prior to mounting
    • H01L2224/81193—Arrangement of the bump connectors prior to mounting wherein the bump connectors are disposed on both the semiconductor or solid-state body and another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01049—Indium [In]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01051—Antimony [Sb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01087—Francium [Fr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0132—Binary Alloys
    • H01L2924/01322—Eutectic Alloys, i.e. obtained by a liquid transforming into two solid phases
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0133—Ternary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/0134—Quaternary Alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명의 목적은, 볼 그리드 어레이형, 또는 그에 준한 외부단자를 갖추고, 장치의 소형화와 더불어 제조비용을 줄일 수 있는 구조를 갖는 반도체장치를 제공하는 것이다.
이를 위해 본 발명은, 반도체 집적회로칩(10)과, 칩(10)과 전기적으로 접속되는 접속용 단자 및 이 접속용 단자에 전기적으로 접속된 범프형 외부 단자(22)를 갖춘 칩캐리어(14), 칩(10)의 단자와 칩캐리어(14)의 접속용 단자를 서로 전기적으로 접속하기 위한 접속체(24)를 구비하여 구성된다. 그리고, 범프형 외부단자(22)와 접속체(24)를 서로 동종의 범프재료로 구성함과 더불어, 칩(10)과 칩캐리어(14) 사이에 칩(10)을 칩캐리어(14)에 고정하기 위한 수지층(20)을 설치한다.

Description

반도체장치 및 그 제조방법
본 발명은 볼 그리드 어레이(Ball Grid Array: BGA)형 반도체장치와, 볼 그리드 어레이형 반도체장치의 조립방법에 관한 것이다.
제35도는 종래의 볼 그리드 어레이형 반도체장치의 단면도이다.
제35도에 나타낸 바와 같이, 반도체 집적회로칩(1)이 있고, 이 칩(1)은 땜납 범프(2)에 의해 칩캐리어(3)에 전기적으로 접속되어 있다. 칩캐리어(3)에 전기적으로 접속된 땜납 범프(2)는 칩캐리어(3)에 설치되어 있는 도시하지 않은 배선을 매개로 하여 범프형 전극(4)에 전기적으로 접속되어 있다. 이에 따라, 칩(1)이 외부단자로서 기능하고 있는 땜납 범프형 전극(4)에 접속된다. 이 종류의 장치는, 둥근 범프형 전극(4)이 칩캐리어(3)의 이면에 행렬모양으로 배치되어 있기 때문에, 볼 그리드 어레이형이라고 부르고 있다.
이와 같은 볼 그리드 어레이형 반도체장치는, 랜드 그리드 어레이(Land Grid Array: LGA)의 하나라고 말할 수 있다. 랜드 그리드 어레이형 반도체 장치는 외부단자로서 리드 대신에 장치의 이면에 외부단자로서의 패드를 나란히 배열하여 다단자화의 요구에 대응시킨 반도체장치이다.
이와 같은 랜드 그리드 어레이형 반도체장치에 속하는 볼 그리드 어레이형 반도체장치의 이점은, 그 외부단자와 도시하지 않은 실장회로기판을 땜납 범프형 전극(4)을 용해하는 것만으로 접속할 수 있다는 것이다. 이 이점에 의해, 볼 그리드 어레이형 반도체장치는 실장이 용이한 장치로 알려져 있다.
제35도에 나타낸 반도체장치는 볼 그리드 어레이형의 일례인 바, 그 특징은 칩(1)과 칩캐리어(3)와의 전기적인 접속을 땜납 범프(2)에 의해 행하고 있는 점에 있다. 통상은, 칩(1)과 칩캐리어(3)는 본딩와이어에 의해 전기적으로 접속된다.
그러나, 칩(1)과 칩캐리어(3)를 본딩와이어에 의해 전기적으로 접속하면, 칩캐리어(3)의 크기를 칩(1)의 크기보다도 상당히 크게 하지 않으면 안된다.
이와 같은 문제를 제35도에 나타낸 장치에서는, 와이어 대신에 칩(1)과 칩캐리어(3)를 땜납 범프(2)에 의해 접속함으로써, 칩캐리어(3)의 크기를 칩(1)의 크기와 거의 동등하게 하여 장치의 소형화를 도모하고 있다.
이와 같은 칩(1)과 칩캐리어(3)를 땜납 범프로 접속하여 장치의 소형화를 도모한 장치는, 예컨대 일본 특원평 3-22337호 등에 개시되어 있다.
그러나, 이 종류의 장치에서는 칩(1)과 칩캐리어(3)를 접속하기 위한 땜납 범프(2)에 고융점 땜납재료를 사용할 필요가 있었다.
제37도는 제35도에 나타낸 볼 그리드 어레이형 반도체장치(100)를, 실장회로기판(200)에 실장하는 실장공정을 나타낸 단면도이다.
제37도에 나타낸 바와 같이, 실장회로기판(200)에 장치(100)를 실장할 때, 그 땜납 범프형 전극(4)은 열이 가해짐으로써 용해된다. 이 때, 땜납 범프(2)의 융점을 땜납 범프형 전극(4)의 융점보다 높게 해 두지 않으면, 땜납 범프(2)가 크게 왜곡되기도 하고, 최악의 경우에는 칩(1)이 칩캐리어(3)로부터 이탈하는 것조차 예상된다.
이와 같은 문제를 발생시키지 않기 위해, 땜납 범프(2)의 융점을 땜납 범프형 전극(4)의 융점보다도 높게 해두는 것이다.
제36도는 주석(Sn)-납(Pb)계 합금의 상태도이다. Sn-Pb계 합금은 땜납의 재료로서 잘 알려져 있다.
제35도에 나타낸 장치의 경우, 예컨대 땜납 범프형 전극(4)에는 Sn63wt.%/Pb37wt.%의 공정(共晶) 땜납을 이용하고, 또 땜납 범프(2)에는 Sn3wt.%/Pb97wt.%의 땜납을 이용함으로써, 융점차를 얻고 있다.
제36도의 상태도에 나타낸 바와 같이, Sn63wt.%/Pb37wt.%의 공정 땜납의 융점은 약 183℃, Sn3wt.%/Pb97wt.%의 땜납의 융점은 약 320℃이다.
한편, 제36도에 나타낸 E점은 공정점이고, A점은 납의 융점, D점은 주석의 융점이다. 상기 A점, E점, D점을 각각 잇는 선은 액상선이다.
이상과 같이, 종래의 칩(1)과 칩캐리어(3)를 땜납 범프(2)로 접속하여 장치의 소형화를 도모한 볼 그리드 어레이형 반도체장치에서는, 땜납 범프(2)의 융점을 외부단자로 되는 땜납 범프형 전극(4)의 융점보다도 높게 하지 않으면 안된다.
이 때문에, 칩캐리어(3)는 땜납 범프(2)를 용해하여 칩(1)을 칩캐리어(3)에 접속할 때의, 예컨대 320℃ 이상의 고온공정에 견디는 재료로 구성될 필요가 있다.
그러나, 칩캐리어(3)에 사용할 수 있으면서 예컨대 320℃ 이상의 고온공정에 견디는 재료는, 현재의 경우 알루미나 세라믹 등, 세라믹계의 고가의 재료밖에 없어 제조비용이 현저하게 높아지고 있다.
본 발명은 상기한 점을 감안하여 발명된 것으로, 그 제1목적은 볼 그리드 어레이형, 또는 그에 준한 외부단자를 갖추고, 장치의 소형화와 더불어 제조비용을 줄일 수 있는 구조를 갖는 반도체장치를 제공함에 있다.
또, 본 발명의 제2목적은, 제1목적을 달성함과 더불어, 장치를 실장회로기판에 실장하기 전에, 볼 그리드 어레이형, 또는 그에 준한 외부단자를 파손시키지 않는 반도체장치를 제공함에 있다.
또, 본 발명의 제3목적은, 제1목적 또는 제2목적을 달성함과 더불어, 연속제조가 가능하여 스루풋(throughput)의 단축을 도모할 수 있는 구조를 갖는 반도체장치를 제공함에 있다.
또, 본 발명의 제4목적은, 제1목적 또는 제2목적 또는 제3목적을 달성함과 더불어, 칩의 단자와 칩캐리어의 접속용 단자를 서로 전기적으로 접속하기 위한 접속체에, 긴 수명을 갖게 하는 것이 가능한 반도체장치를 제공함에 있다.
또, 본 발명의 제5목적은, 볼 그리드 어레이형, 또는 그에 준한 외부단자를 갖추고, 장치의 소형화와 더불어 제조비용을 줄일 수 있는 구조를 갖는 반도체장치의 제조방법을 제공함에 있다.
제1도는 본 발명의 제1실시형태에 따른 볼 그리드 어레이형 반도체장치의 단면도.
제2도는 Sn-Pb계 합금의 상태도.
제3도는 제1도에 나타낸 반도체 집적회로칩을 나타낸 도면으로,
제3(a)도는 캐리어 접속면의 평면도.
제3(b)도는 제3(a)도의 b-b선에 따른 단면도.
제4도는 제1도에 나타낸 칩캐리어를 나타낸 도면으로,
제4(a)도는 칩 접속면의 평면도.
제4(b)도는 실장면의 평면도.
제4(c)도는 제4(a)도 및 제4(b)도중의 c-c선에 따른 단면도.
제5도는 C4 기술의 전형적인 예를 설명하기 위한 도면으로,
제5(a)도 및 제5(b)도는 각각 접속공정순으로 나타낸 단면도.
제6도는 C4 기술의 다른 예를 설명하기 위한 도면으로,
제6(a)도 및 제6(b)도는 각각 접속공정순으로 나타낸 단면도.
제7도는 C4 기술의 다른 예를 설명하기 위한 도면으로,
제7(a)도 및 제7(b)도는 각각 접속공정순으로 나타낸 단면도.
제8도는 본 발명의 제1실시형태에 따른 장치의 칩과 프린트기판의 전기적인 접속을 설명하기 위한 도면으로,
제8(a)도 및 제8(b)도는 각각 접속공정순으로 나타낸 단면도.
제9도는 수지층에 이용된 수지의 특성을 나타낸 도면.
제10도는 온도와 범프의 변형과의 관계를 나타낸 도면.
제11도는 범프의 변형과 TCT사이클과의 관계를 나타낸 도면.
제12도는 본 발명의 제1실시형태에 따른 장치를 실장기판에 실장하는 상태를 나타낸 단면도.
제13도는 본 발명의 제1실시형태에 따른 장치의 한 제조공정에서의 단면도.
제14도는 본 발명의 제1실시형태에 따른 장치의 한 제조공정에서의 단면도.
제15도는 본 발명의 제1실시형태에 따른 장치의 한 제조공정에서의 단면도.
제16도는 본 발명의 제1실시형태에 따른 장치의 한 제조공정에서의 단면도.
제17도는 본 발명의 제1실시형태에 따른 장치의 한 제조공정에서의 단면도.
제18도는 본 발명의 제1실시형태에 따른 장치의 한 제조공정에서의 단면도.
제19도는 본 발명의 제1실시형태에 따른 장치의 한 제조공정에서의 단면도.
제20도는 본 발명의 제1실시형태에 따른 장치의 한 제조공정에서의 단면도.
제21도는 본 발명의 제1실시형태에 따른 장치의 한 제조공정에서의 단면도.
제22도는 본 발명의 제1실시형태에 따른 장치의 한 제조공정에서의 단면도.
제23도는 본 발명의 제1실시형태에 따른 장치의 한 제조공정에서의 단면도.
제24도는 본 발명의 제2실시형태에 따른 볼 그리드 어레이형 반도체장치를 나타낸 도면으로,
제24(a)도는 실장면에서 본 평면도.
제24(b)도는 제24(a)도중의 b-b선에 따른 단면도.
제25도는 본 발명의 제2실시형태에 따른 볼 그리드 어레이형 반도체장치를 수지판으로부터 분리한 상태를 나타낸 도면으로,
제25(a)도는 칩탑재면에서 본 평면도.
제25(b)도는 제25(a)도로부터 칩을 제거한 때의 평면도.
제26도는 인덱스의 형태를 나타낸 도면으로,
제26(a)도는 원호모양의 인덱스를 나타낸 도면.
제26(b)도는 구멍모양의 인덱스를 나타낸 도면.
제27도는 제1테스터를 개략적으로 나타낸 단면도.
제28도는 제2테스터를 개략적으로 나타낸 단면도.
제29도는 제3테스터를 개략적으로 나타낸 단면도.
제30도는 본 발명의 제3실시형태에 따른 볼 그리드 어레이형 반도체장치를 수지층으로부터 분리한 상태를 나타낸 도면으로,
제30(a)도는 칩탑재면에서 본 평면도.
제30(b)도는 제30(a)도로부터 칩을 제거한 때의 평면도.
제31도는 본 발명의 제4실시형태에 따른 볼 그리드 어레이형 반도체장치의 단면도.
제32도는 제1수지판을 나타낸 사시도.
제33도는 제2수지판을 나타낸 사시도.
제34도는 제3수지판을 나타낸 사시도.
제35도는 종래의 볼 그리드 어레이형 반도체장치의 단면도.
제36도는 Sn-Pb계 합금의 상태도.
제37도는 종래의 볼 그리드 어레이형 반도체장치를 실장회로기판에 실장하는 공정을 나타낸 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 집적회로칩 12 : 패드
14 : 실리콘 산화막 16 : 배리어 메탈층
18 : 땜납 범프 20 : 칩캐리어
22 : 칩접속용 패드 26 : 배리어 메탈층
28 : 땜납 범프 30 : 캐리어내 배선층
32 : 실장회로기판 접속용 패드 36 : 배리어 메탈층
40 : 땜납 범프 44 : 도전성 접속체
46 : 수지층 50 : 플럭스층
60 : 수지판 62 : 절단용 홈
64 : 투어링홀 66 : 인덱스
70 : 테스트용 단자 72 : 테스트지그
74 : 삽입구멍 75 : 재치구멍
76 : 소켓전극 77 : 프로브
80-1,80-2 : 보강재 82-1,82-2 : 보강재
84-1,84-2 : 보강재 86-1,86-2 : 고정기구
88 : 창
상기 제1목적을 달성하기 위해 본 발명에서는, 반도체 집적회로칩과, 상기 칩과 전기적으로 접속되는 접속용 단자 및 이 접속용 단자에 전기적으로 접속된 범프형 외부단자를 갖춘 칩캐리어 및, 상기 칩의 단자와 상기 칩캐리어의 접속용 단자를 서로 전기적으로 접속하기 위한 접속체를 구비하여 구성된다. 그리고, 상기 범프형 외부단자와 상기 접속체를 서로 동종의 범프재료로 구성함과 더불어, 상기 칩과 상기 칩캐리어 사이에 상기 칩을 상 기 칩캐리어에 고정하기 위한 수지를 충전한 것을 특징으로 하고 있다.
상기 제2목적을 달성하기 위해 본 발명에서는, 상기 칩캐리어에 상기 칩을 테스트할 때에 사용되는 테스트용 단자를 더 설치한 것을 특징으로 하고 있다.
상기 제3목적을 달성하기 위해 본 발명에서는, 상기 칩캐리어를 수지계 기판으로 한 것을 특징으로 하고 있다.
상기 제4목적을 달성하기 위해 본 발명에서는, 상기 범프재료를 그 융점이 상기 수지계 기판의 내열온도보다 낮은 재료로부터 선택함과 더불어, 상기 수지를 그 글래스 전이온도가 상기 범프재료의 융점보다 높으며, 열팽창 계수가 20ppm/℃∼75ppm/℃의 범위, 영률이 3000pa∼9500pa의 범위에 있는 것으로부터 선택한 것을 특징으로 하고 있다.
상기 제5목적을 달성하기 위해 본 발명에서는, 반도체 집적회로칩에 설치되어 있는 단자와 칩캐리어에 설치되어 있는 상기 접속용 단자를 전기적으로 접속하기 위한 접속체를 용융시킨 후, 상기 접속체를 고화시켜 상기 칩과 상기 칩캐리어를 서로 전기적으로 접속하고, 상기 칩을 상기 칩캐리어에 고정하기 위한 수지를 용융시켜 상기 수지를 상기 칩과 상기 칩캐리어 사이의 공간에 충전시킨 후, 상기 고정체를 고화시켜 상기 칩을 상기 칩캐리어에 고정하며, 더욱이 상기 칩캐리어에 상기 접속용 단자에 전기적으로 접속되는 범프형 외부단자를 형성하는 것을 특징으로 하고 있다.
[실시예]
이하, 본 발명의 실시형태를 설명한다.
제1도는 본 발명의 제1실시형태에 따른 볼 그리드 어레이(Ball GridArray : BGA)형 반도체장치의 단면도, 제2도는 주석(Sn)-납(Pb)계 합금의 상태도이다.
또, 제3도는 제1도에 나타낸 반도체 집적회로칩을 나타낸 도면으로, 제3(a)도는 캐리어 접속면의 평면도, 제3(b)도는 제3(a)도의 b-b선에 따른 단면도이다. 제4도는 제1도에 나타낸 칩캐리어를 나타낸 도면으로, 제4(a)도는 칩 접속면의 평면도, 제4(b)도는 실장면의 평면도, 제4(c)도는 제4(a)도 및 제4(b)중의 c-c선에 따른 단면도이다.
우선, 반도체 집적회로칩에 관하여 설명한다.
제3(a)도 및 제3(b)도에 나타낸 바와 같이, 다단자화가 요구되는 논리디바이스가 집적된 반도체 집적회로칩(10)이 있고, 이 칩(10)의 캐리어 접속면에는 패드(12)가 형성되어 있다. 칩(10)의 캐리어 접속면은 실리콘 산화막(Si02; 14)으로 덮여 있고, 이 실리콘 산화막(14)에는 패드(12)의 표면을 노출시키기 위한 창이 형성되어 있다. 창으로부터 노출된 패드(12) 각각의 표면상에는, 예컨대 니켈(Ni) 등을 함유한 배리어 메탈층(16)을 매개로 하여 땜납 범프(18)가 형성되어 있다. 땜납 범프(18)는 칩(10)의 접속면에 행렬 모양으로 배치된다.
또, 제4(a)도 및 제4(c)도에 나타낸 바와 같이, 상기 칩(10)을 얹기 위한 칩캐리어(20)가 있고, 이 칩캐리어(20)의 칩 접속면에는 상기 칩(10)의 패드(12) 각각에 대응된 접속용 패드(22)가 형성되어 있다. 칩 접속용 패드(22) 각각의 표면상에는, 예컨대 니켈(Ni) 등을 함유한 배리어 메탈층(26)을 매개로 하여 땜납 범프(28)가 형성되어 있다.
또, 제4(b)도 및 제4(c)도에 나타낸 바와 같이, 칩캐리어(20)의 실장면에는 상기 칩 접속용 패드(22)에 칩캐리어(20)내에 형성된 캐리어내 배선층(30)을 매개로 하여 전기적으로 접속된 실장회로기판 접속용 패드(32)가 형성되어 있다. 캐리어내 배선층(30)은, 칩캐리어(20)의 칩 접속면상에 형성되고 칩 접속용 패드(22)에 접속되는 칩 접속표면 배선층(도시하지 않음), 칩캐리어(20)의 실장면상에 형성되며 실장회로기판 접속용 패드(32)에 접속되는 실장표면 배선층(도시하지 않음), 칩캐리어(20)내에 형성되는 내부배선층, 칩캐리어(20)에 형성된 관통구멍(through hole)을 매개로 상기 칩접속표면 배선층과 상기 내부배선층을 서로 접속하는 수직방향 배선층, 마찬가지로 관통구멍을 매개로 상기 내부배선층과 상기 실장표면 배선층을 서로 접속하는 수직방향 배선층 등으로 구성되어 있다.
실장회로기판 접속용 패드(35)의 표면상에는, 상기 칩 접속용 패드(22)와 마찬가지로, 예컨대 니켈(Ni) 등을 함유한 배리어 메탈층(36)을 매개로 하여 땜납 범프(38)가 형성되어진다. 땜납 범프(38)는 칩캐리어(20)의 실장면에 행렬모양으로 배치되어 외부단자로서의 땜납 범프형 전극(40)을 구성하고 있다. 이로써, 볼 그리드 어레이형 반도체장치가 얻어지도록 되어 있다.
이 경우, 땜납 범프(38)의 재료의 바람직한 일례는, Sn-Pb계 합금중에서 융점이 가장 낮은 Sn63wt.%/Pb37wt.%의 공정 땜납이다. 이것은 상기 땜납 범프(18), 땜납 범프(28)와 동종의 재료이다.
또한, 제4(a)도에 나타낸 2점 쇄선(42)은 상기 칩(10)이 얹히는 구역을 나타내고 있다.
이 예에서는, 칩(10)에 형성된 땜납 범프(18)와, 칩캐리어(20)에 형성된 땜납 범프(25)는 서로 동종의 재료가 선택되고 있고, 그 재료는 주석(Sn)-납(Pb)계 땜납이다. 그 조성의 바람직한 일례는, Sn-Pb계 합금중에서 융점이 가장 낮은 Sn63wt.%/Pb37wt.%와 공정 땜납이다. 선택되는 땜납의 재료는, 칩캐리어(20)의 내열성에 의해 바뀔 수 있지만, Sn-Pb계 땜납을 이용할때에는 그 융점을 낮게 억제하기 위해, 공정조성 근방, 일례로서는 Sn63±10wt.%/Pb37±10wt.% 정도의 조성의 것이 좋다. 이 범위의 Sn-Pb계 땜납이면, 제2도의 상태도에 나타낸 바와 같이 그 융점을 약 220℃ 이하로 할 수 있어 칩(10) 및 칩캐리어(20)에 가해지는 열팽창을 작게 할 수 있다.
또, 이 제1실시형태에 따른 장치의 칩캐리어(20)에는, 알루미나 세라믹 기판보다 저가의 프린트기판이 이용되고 있다. 이 발명에서는, 칩(10)과 칩캐리어(20)의 접속에 상술한 융점이 낮은 공정 땜납을 사용하기 때문에,칩캐리어(20)에 저가의 프린트기판을 이용하는 것이 가능하게 되어 있다.
프린트기판은 수지계 기판에 도전성 배선패턴이 프린트된 것이다. 프린트 기판의 수지의 바람직한 일례는 글래스 에폭시계 수지이지만, 그 외 폴리이미드계 수지, 페놀계 수지, BT레진, 베이크라이트 등도 사용할 수 있다.
제3도에 나타낸 칩(10)과 제4도에 나타낸 칩캐리어(20)를, 땜납 범프(18)와 땜납 범프(28)로 서로 합치시킨다. 합치된 땜납 범프(18) 및 땜납 범프(28)에, 약 183℃ 이상, 예컨대 220℃에서 약 2초간 열을 가해 각각 용해한다. 이 후, 온도를 내려 땜납을 고화시킨다. 땜납을 고화시킴으로서, 제1도에 나타낸 바와 같이 칩(10)의 패드(12)와 칩캐리어(20)의 칩 접속용 패드(22)를 서로 전기적으로 접속하는 도전성 접속체(44)를 형성한다. 또 접속용 도전체(44)를 형성한 후, 칩(10)과 칩캐리어(20) 사이의 공간에 수지를 충전함으로써, 수지층(46)을 형성한다. 수지층(46)을 형성하는 수지의 일례는 폴리이미드계 열경화성 수지이다.
상기 구성을 갖는 반도체장치이면, 우선 접속용 도전체(44)를 땜납 범프(18)와 땜납 범프(28)를 각각 용해함으로써 얻고 있다 이 때문에, 접속용 도전체(44)의 조성은 Sn63wt.%/Pb37wt.%의 공정이다.
이와 같이 접속용 도전체(44)가 공정 땜납만으로 형성됨으로써, 다른 금속끼리의 경계가 없다.
또, 접속용 도전체(44)의 조직은 전부 공정조직으로 되고, 다른 금속조성의 경계도 없다.
더욱이, 땜납 범프(18) 및 땜납 범프(28)를 각각 용해하여 접속용 도전체(44)를 얻기 때문에, 그 형상은 구체(球體)의 것으로 된다.
이들 사항으로부터, 도전성 접속체(44)는 스트레스, 특히 열적인 스트레스에 매우 강한 것을 얻을 수 있다.
이 효과에 관하여 좀더 상세히 설명한다.
종래, 땜납 범프를 이용하여 칩의 패드를 다른 도전체에 접속하는 방법은, 일반적으로 플립칩 실장으로서 잘 알려져 있다. 그 중에서도 칩의 패드에 고융점 땜납 범프를 부착한 C4(Controlled Collapse Chip Connection)기술은 특히 유명하다. C4 기술에 관해서는, 미국 특허 제4,825,284호나, 「Microelectronics Packaging Handbook, Van Nostrand Reinhold, NewYork, 1989, p.368」 에 개시되어 있다.
제5도는 C4 기술의 전형적인 예를 설명하기 위한 도면으로, 제5(a)도 및 제5(b)도는 각각 접속공정순으로 나타낸 단면도이다.
우선, 제5(a)도에 나타낸 바와 같이 칩의 패드(300)에는 고융점 땜납 범프(302)가 형성되어 있다. 고융점 땜납은 Sn3wt.%/Pb97wt.%의 조성이다. 이 고융점 땜납 범프(302)를 세라믹기판의 접속용 패드(304)상에 오도록 위치를 결정한다.
위치를 결정한 후, 제5(b)도에 나타낸 바와 같이 고융점 땜납 범프(302)를 리플로우한다. 그 후, 온도를 상온으로 되돌려 리플로우된 고융점 땜납 범프(302)를 고화시킨다.
이와 같은 C4 기술이면, 패드(300)와 접속용 패드(304)를 도전성 접속체(306)에 의해 서로 접속할 수 있다. 이 도전성 접속체(306)는 Sn3wt.%/Pb97wt.%인 고융점 땜납으로 형성되고, 다른 금속끼리의 경계는 없다.
그러나, Sn3wt.%/Pb97wt.%의 합금은 공정에서는 없기 때문에, 액상선 이하(융점 이하)로 온도가 내려가면, 우선 α상, Sn-Pb합금에서는 Pb의 결정이 석출되고, 그 후에 α+β상, Sn-Pb 합금에서는 Sn과 Pb가 혼합된 결정이 나온다(제2도의 Sn-Pb합금의 상태도를 참조). 이 때문에, 그 결정조직에는 순수한 Pb만의 결정과, Sn과 Pb가 혼합된 결정이 혼재하게 된다. 이 때문에, 땜납 범프내에 조성, 즉 합금상이 다른 영역이 분포한다. 이와 같이 합금상이 다른 영역이 분포하면, 열적인 스트레스에 대한 강도가 저하할 가능성이 있다. 특히, 열적인 스트레스에 대한 강도의 저하는 다단자화 및 미세화가 진행되어 도전성 접속체(306)가 미세화될 때에 현저해져서 접속불량을 초래하리라고 추측된다.
또, 전형적인 C4기술에서는, 이 제1실시형태와 같은 온도 220℃라는 저온에서의 땜납 리플로우는 실현할 수도 없다.
제6도는 C4 기술의 다른 예를 설명하기 위한 도면으로, 제6(a)도 및 제6(b)도는 각각 접속공정순으로 나타낸 단면도이다.
제7도는 제6도와 마찬가지로 C4 기술의 예를 설명하기 위한 도면으로, 제7(a)도 및 제7(b)도는 각각 접속공정순으로 나타낸 단면도이다.
우선, 제6(a)도에 나타낸 바와 같이 제5(a)도에 있어서 설명한 형태와 완전히 동일한 것인 고융점 땜납 범프(302)를 갖춘 칩이 있다. 또, 세라믹기판 대신에 에폭시계 수지로 구성됨과 더불어 접속용 패드(304)를 갖춘 수지기판이 있다. 이 수지기판의 접속용 패드(304)상에는, 저융점의 공정 땜납 범프(308)가 형성되어 있다. 고융점 땜납 범프(302)의 위치를, 제5(a)도에 있어서 설명한 바와 같이 결정한 후, 제6(b)도에 나타낸 바와 같이 공정 땜납 범프(308)를 리플로우한다. 이 후, 온도를 상온으로 되돌려 리플로우된 공정 땜납 범프(308)를 고화시킨다.
이와 같은 다른 C4 기술이면, 공정 땜납 범프(308)를 리플로우함으로써, 패드(300)와 접속용 패드(304)를 서로 접속할 수 있기 때문에, 저온에서의 접속을 실현할 수 있고, 칩을 접속하기 위한 기판에 수지계의 것을 사용할 수 있다. 이와 같은 C4 기술은 「Proceedings of ECTC, 1993, IEEE, p.182 ∼p.186」에 개시되어 있다.
그러나, 패드(300)와 접속용 패드(304)를 서로 접속하는 도전성 접속체(306)에는 Sn3wt.%/Pb97wt.%의 합금과, Sn63wt.%/Pb37wt.%의 합금의 경계 (310)가 생긴다.
이와 같이 다른 C4 기술에서는, 저온에서의 땜납 리플로우를 실현할 수 있지만, 패드(300)와 접속용 패드(304)를 서로 접속하는 도전성 접속체(306)에, 다른 금속끼리의 경계(310)가 생기기 때문에, 열적인 스트레스 및 전기적인 스트레스에 약해져 버린다. 특히, 경계(310)는 열응력에 의한 피로파괴가 생기기 쉬운 부분이므로, 열적인 스트레스에 대한 강도의 저하가 염려된다.
그런데, 반도체장치 제조의 분야에서는, 제조프로세스의 요동이라는 문제가 있다. 다른 C4 기술을 이용하여 반도체 제조장치를 제조할 때, 제조 프로세스의 요동에 의해 제7(a)도에 나타낸 바와 같이 공정 땜납 범프(308)가 설계치보다도 작게 형성되는 일이 드물지만 일어날 가능성이 있다.
작은 공정 땜납 범프(308)에 의해 얻어진 도전성 접속체(306)에서는, 제7(b)도에 화살표 A로 나타낸 바와 같은 잘록한 부분이 발생한다. 공정 땜납 범프(308)가 작으면 공정 땜납의 양이 적어지고, 고융점 땜납 범프(302) 전부를 공정 땜납으로 덮을 수 없게 되기 때문이다. 이 잘록한 부분에는, 응력이 집중하기 쉽다. 도전성 접속체(306)에 응력이 집중하기 쉬운 부분이 있으면, 도전성 접속체(306)의 강도는 더욱 악화되리라고 예상된다.
또한, 출하전의 가속시험에 있어서, 도전성 접속체(306)에 잘록한 부분이 생긴 것은 어느 정도 선별할 수 있지만, 만약 가속시험을 통과해 버려 출하되는 일이 있으면, 장치의 신뢰성에 영향을 준다.
따라서, 도전성 접속체는 제7(b)도에 화살표 A로 나타낸 바와 같은 잘록한 부분이 생기는 일이 없는 구조인 것이 바람직하다.
제8도는 본 발명의 제1실시형태에 따른 장치의 칩과 프린트기판의 전기적인 접속을 설명하기 위한 도면으로, 제8(a)도 및 제8(b)도는 각각 접속공정순으로 나타낸 단면도이다.
제8(a)도에 나타낸 바와 같이, 제3(a)도 및 제3(a)도에 있어서 설명한 형태와 완전이 동일한 것인 공정 땜납 범프(18)를 갖춘 칩(10)과, 제4(a)도 및 제4(c)도에 있어서 설명한 형태와 완전히 동일한 것인 공정 땜납 범프(28)를 갖춘 프린트기판(20)이 있다. 공정 땜납 범프(18)의 위치를 결정한 후, 제8(b)도에 나타낸 바와 같이 공정 땜납 범프(18, 28)의 쌍방을 리플로우한다. 이 후, 온도를 상온으로 되돌려 리플로우된 공정 땜납 범프(18, 28)를 고화시켜 도전성 접속체(44)를 얻는다.
이와 같은 칩과 프린트기판과의 전기적인 접속이면, 공정 땜납 범프(18,28)를 각각 리플로우함으로써, 패드(12)와 접속용 패드(22)를 서로 접속한다. 따라서, 저온에서의 접속을 실현할 수 있다.
또, 도전성 접속체(44)의 형상은 열적인 스트레스에 구조적으로 강한 구체로 된다.
더욱이, 도전성 접속체(44)는 모두 Sn63wt.%/Pb37wt.%의 공정 땜납 범프만으로 구성되기 때문에, 다른 금속끼리의 경계도 없다.
게다가, Sn63wt.%/Pb37wt.%의 합금은 공정이기 때문에, 액상선 이하(융점 이하)로 온도가 떨어져도, α상 즉 Pb의 결정이 먼저 석출되는 일은 없고, α+β상 즉 Sn과 Pb가 혼합된 결정이 나온다(제2도의 Sn-Pb 합금의 상태도 참조). 따라서, 합금상이 다른 영역이 분포하는 일도 없다.
따라서, 본 발명의 제1실시형태에 따른 장치가 갖는 도전성 접속체(44)에서는, 열적인 스트레스에 매우 강한 것을 얻을 수 있다.
물론, 다른 금속끼리의 경계가 없기 때문에, 제7(b)도에 화살표 A로 나타낸 바와 같은 잘록한 부분이 생기는 일이 없는 구조이기도 하고, 수율도 좋으며, 장치의 신뢰성도 높아진다.
또한, 외부단자로 되는 땜납 범프(40) 및 도전성 접속체(44)를 구성하는 땜납으로서는, 상기 Sn63wt.%/Pb37wt.%의 Sn-Pb계 공정 땜납 외에, 이하와 같은 것도 사용할 수 있다.
2원계 합금에서는, In52wt.%/Sn48wt.%의 In(인듐)-Sn(주석)계 공정 땜납,
Bi58wt.%/Sn42wt.%의 Bi-Sn계 공정 땜납,
Sn91wt,%/Zn9wt.%의 Sn-Zn계 공정 땜납,
Sn96.5wt.%/Ag3.5wt.%의 Sn-Ag계의 공정 땜납,
Sn95wt.%/Sb5wt. %의 Sn-Sb계의 공정 땜납 등을 사용할 수 있다.
3원계 합금에서는, Sn65wt.%/Ag25wt.%/Sb10wt.%의 Sn-Ag-Sb계 공정 땜납,
Sn95.5wt %/Cu4.Owt,%/AgO.5wt.%의 Sn-Cu-Ag계 공정 땜납 등을 사용할수 있다.
4원계 합금에서는, Sn97wt.%/Cu2wt.%/Sb0.8wt,%/AgO.2wt.%의 Sn-Cu-Sb-Ag계 공정 땜납 등을 사용할 수 있다.
또한, 이들 공정 땜납에 있어서도, Sn-Pb계 공정 땜납과 마찬가지로, ±10% 정도의 범위라면 허용할 수 있다.
제9도는 수지층(46)에 이용된 수지의 특성을 나타낸 도면, 제10도는 온도와 땜납 범프(도전성 접속체(44))의 변형과의 관계를 나타낸 도면이다.
또, 이 제1실시형태에 따른 장치에서는 수지층(46)을 칩(10)과 칩캐리어(20) 사이의 공간에, 상기 도전성 접속체(44)의 주위를 둘러싸도록 설치하고 있다. 이 수지층(46)을 구성하는 수지로는, 제9도에 나타낸 바와 같은 영률(E), 열팽창계수(α) 및 제10도에 나타낸 바와 같은 글래스 전이점(Tg)을 갖는 4개의 수지A, B, C, D를 이용했다.
이와 같은 수지층(46)을 설치하는 주요한 목적의 하나는, 칩(10)과 칩캐리어(20) 사이의 공간을 코트하여 칩(10)을 칩캐리어(20)에 고정하고, 도시하지 않은 실장회로기판으로 실장할 때의 땜납 리플로우시에, 도전성 접속체(44)가 변형되는 것을 방지함과 더불어, 칩(10)과 칩캐리어(20) 사이에 동작하여 열응력을 완화하고, 도전성 접속체(44)의 열화를 방지하는 것이다.
이와 같은 목적을 달성하기 위해, 수지층(46)의 수지는 제9도 및 제10도에 나타낸 바와 같이, 열팽창계수(α)를 20ppm/℃∼78ppm/℃, 글래스 전이점(Tg)을 100∼200℃, 영률(E)이 3000MPa∼9500MPa(실온)로 조정된 것을 선택한다.
여기에서, 상기 글래스 전이점(Tg)이란 실온에서는 글래스상태인 수지가 고무형상의 탄성을 나타내는 온도를 말한다.
상세하게는, 수지층(46)을 구성한 수지A, B, C, D는 각각 폴리이미드계 열경화성 수지이다. 수지의 각 특성은 각각 폴리이미드를 베이스로 하여 폴리부타디엔을 혼합하고, 더욱이 필러(filler)로서 파쇄상 석영(破碎狀石英) 및 구상 석영(球狀石英)을 각각 함유시키고, 이들의 양을 조절함으로써 상기 범위로 되도록 했다.
다만, 상기 파쇄상 석영 및 구상 석영의 함유량에 관해서는, 석영의 함유량을 40wt.% 이하, 예컨대 38wt.% 정도로 했다. 이는, 석영의 함유량이 40wt.% 이상으로 되면, 수지의 충전성이 악화되어 칩(10)과 칩캐리어(20)사이의 공간, 특히 칩(10)의 중앙부분의 아래의 공간에 보이드가 발생하는 것에 기인한다.
또한, 수지에 필러로서 파쇄상 석영 및 구상 석영을 40wt.%∼75wt.%의 범위로 함유시키는 것에 관해서는, 미국 특허 제4,999,699호에 개시되어 있다.
제10도에는, 온도와 땜납 범프(도전성 접속체(44))의 변형의 관계가 4개의 수지A, B, C, D에 대해 각각 나타내어져 있다.
제10도에 나타낸 바와 같이, 수지층(46)을 갖추고 있는 장치에서는, 수지층(46)이 없는 장치에 비해, 온도의 상승에 따른 땜납 범프(도전성 접속체(44))의 변형이 작아진다. 도전성 접속체(44)의 변형이 작아지면, 반도체 장치를 도시하지 않은 실장회로기판에 실장할 때의 땜납 리플로우시에 칩(10)과 칩캐리어(20)의 접속불량이 발생할 가능성을 저감시킬 수 있고, 신뢰성을 향상시킬 수 있다.
더욱이, 도전성 접속체(44)의 변형을 보다 작게 하여 보다 신뢰성을 향상시키기 위해서는, 제10도에 나타낸 바와 같이, 글래스 전이점(Tg)이 칩캐리어(20)의 글래스 전이점(Tg; 약 150℃)보다도 높은 수지C, D를 선택하는 것이 바람직하다. 도전성 접속체(44)의 변형을 보다 작게 할 수 있는 것 은, 글래스 전이점(Tg)이 도전성 접속체(44)의 융점, 이 실시형태에서는 Pb-Sn계 땜납의 융점보다도 높은 수지D이다. 이 경우에는, 온도가 도전성 접속체(44)의 융점에 도달해도 도전성 접속체(44)에 급격한 변형의 증가가 없다.
제11도는 범프의 변형과 TCT 사이클의 관계를 나타낸 도면이다. 제11도에 있어서, 수지층(46)을 갖추지 않은 장치의 실험결과는 “○”표로 플로트되고, 수지층(46)을 갖춘 장치의 실험결과는 “□”표로 플로트되어 있다.
제11도에는 4개의 실험결과가 각각 나타나 있다.
제1실험은 수지층(46)을 갖추지 않은 장치의 실험이고, 제2실험은 수지의 종류를 고정하고 땜납 범프(도전성 접속체(44))의 높이를 변화시킨 실험, 제3실험은 땜납 범프(44)의 높이를 고정하고 수지의 종류를 변화시킨 실험, 제4실험은 제2실험에 준하는 것으로, 칩캐리어의 재료를 수지로부터 세라믹으로 변화시킨 실험이다.
제1실험에 관한 상세한 설명은 생략하지만, 수지층(46)을 갖추지 않은 장치에서는 수지층(46)을 갖춘 장치와 비교해서 땜납 범프가 변형되기 쉽게 되는 경향이 있다.
우선, 제2실험의 결과에 관해 설명한다.
제2실험에서는, 땜납 범프의 높이(h)를 30㎛, 50㎛, 80㎛로 한 3개의 장치를 사용했다 이들 장치에서는, 수지층(46)의 수지로 상기 수지A(E=3479MPa, α=74ppm/℃)를 이용하고, 칩캐리어(20)에는 기본재료 수지가 에폭시계인 FR-4라 불리는 것을 각각 이용했다.
제11도에 나타낸 바와 같이, 이 실험에서는 땜납 범프(44)의 높이(h)가30㎛,50㎛,80㎛로 높아짐에 따라 땜납 범프(44)가 변형되기 어렵게 되는 경향이 확인되었다. 이 경향으로부터, 땜납 범프(44)를 변형되기 어렵게 하기 위해서는 땜납 범프(44)의 높이(h)를 어느 정도 높게 하면 좋음을 알 수 있다. 이는, 땜납 범프(44)의 높이(h)를 어느 정도 높게 함으로써, 칩(10)과 칩캐리어(20)의 열팽창계수를 흡수하기 위한 땜납 범프의 변형이 적어지거나, 또는 칩(10)과 칩캐리어(20) 사이의 공간의 용적이 어느 정도 커져서 수지층(46)의 기계적인 강도가 높아지거나, 혹은 땜납 범프(44)의 용적이 어느 정도 커짐으로써 땜납 범프(44) 자체의 기계적인 강도가 높아지는 등의 요인에 의해 땜납 범프(44)가 변형되기 어렵게 되는 것이라고 추측된다. 이 실험에서는, 땜납 범프의 높이(h)는 일례로서 80㎛ 정도가 바람직하다는 결과가 얻어졌다.
다음에, 제3실험의 결과에 관해 설명한다.
제3실험에 사용된 장치는, 땜납 범프(44)의 높이(h)를 바람직한 값, 즉 80㎛로 고정하고, 수지층(46)의 수지를 상기 수지B(E=5867MPa, α=41ppm/℃), 상기 수지C(E=6050MPa, α=36ppm/℃), 상기 수지D(E=9408MPa, α=23ppm/℃)로 한 3개의 장치를 사용했다. 이들 3개의 장치의 칩캐리어(20)로 FR-4를 이용했다.
제11도에 나타낸 바와 같이, 수지A, 수지B, 수지C, 수지D의 순으로 땜납 범프(44)가 변형되기 어렵게 되고, 제10도에 나타낸 관계가 장치레벨로 확인되었다.
다음에, 제4실험의 결과에 관해 설명한다.
제4실험에서는 땜납 범프의 높이(h)를 20㎛, 40㎛로 한 2개의 장치가 사용되었다. 이 2개의 장치의 수지층(46)의 수지로는 수지A가, 또 칩캐리어(20)로는 알루미나 세라믹이 이용되었다.
제11도에 나타낸 바와 같이, 칩캐리어(20)를 수지계의 것으로부터 세라믹계의 것으로 대치해도, 제2실험과 마찬가지의 결과를 얻을 수 있었다.
이와 같이, 본 발명은 칩캐리어(20)로 세라믹계의 것을 사용할 수도 있다. 예컨대, 알루미나 세라믹이나, 질화알루미늄(AIN) 등이다. 칩캐리어(20)에 세라믹계의 것을 사용하면, 칩캐리어(20)가 수지계의 것보다는 제조 비용은 많아진다.
그렇지만, 땜납 범프(44)를 공정 땜납으로 하고, 또한 수지층(46)을 형성함으로써, 열적인 스트레스 및 전기적인 스트레스에 강한 장치가 얻어진다는 효과는, 제11도에 나타내어져 있는 바와 같이 유지할 수 있다.
또한, 수지층(46)에 함유시키는 필러로는, 석영뿐만 아니라 다른 재료를 사용할 수도 있다. 예컨대, 질화알루미늄(AIN, 열팽창계수 α=2.9ppm/℃)이다. 질화알루미늄을 필러로 사용한 때에는, 그 함유량이 75wt.% 이상으로 된 때 수지의 열팽창계수(α)를 40ppm/℃ 이하로 할 수 있다.
다만, 질화알루미늄의 함유량이 75wt.% 이상이면, 석영의 경우와 마찬가지로 수지의 충전성의 악화가 확인되었다. 이 충전성의 악화를 해소하기 위해, 질화알루미늄의 입경을 0.5㎛ 이하로 했다. 이에 따라, 충전성을 개선할 수 있었다.
또한, 수지층(46)의 베이스제로는 폴리이미드 외에, 에폭시수지, 부타디엔수지, 비페닐계 수지 등도 이용할 수 있다.
특히, 비페닐계 수지는 수분의 흡습이 적어 칩(10)과 칩캐리어(20)의 칩 접속면상에 형성되어 있는 솔더 마스크로서의 레지스트(도시하지 않음)와의 밀착성을 좋게 할 수 있다.
이와 같은 제1실시형태에 따른 볼 그리드 어레이형 반도체장치이면, 도전성 접속체(44)를 공정 땜납으로 구성함으로써, 칩(10)과 칩캐리어(20)를 저온에서 접속할 수 있는 동시에, 열적인 스트레스 및 전기적인 스트레스의 쌍방에 강한 장치를 얻을 수 있다.
또, 칩(10)과 칩캐리어(20) 사이의 공간에 수지층(46)을 형성함으로써, 도전성 접속체(44)가 변형되기 어렵게 되어 상기 열적인 스트레스 및 전기적인 스트레스에 대한 강도를 더욱 높일 수 있다.
제12도는 제1실시형태에 따른 볼 그리드 어레이형 반도체장치를 실장기판에 실장하는 상태를 나타낸 단면도이다.
제12도에 나타낸 바와 같이, 제1실시형태에 따른 볼 그리드 어레이형 반도체장치(150)에서는, 칩(10)과 칩캐리어(20) 사이의 공간에 수지층(46)이 형성되어 있는 것에 의해, 땜납 범프형 전극(40)을 실장기판(200)의 접속용 단자(202)에 땜납 리플로우법을 이용하여 접속할 때, 이들 전극(40)과 마찬가지의 공정 땜납으로 이루어진 도전성 접속체(44)가 크게 변형되기도 하고, 혹은 칩(10)이 칩캐리어(20)로부터 이탈하기도 하는 문제를 해소할 수 있다.
다음에, 본 발명의 제1실시형태에 따른 볼 그리드 어레이형 반도체장치의 보다 구체적인 제조방법에 관해 설명한다.
제13도∼제18도는 각각 본 발명의 제1실시형태에 따른 볼 그리드 어레이형 반도체장치를 제조공정순으로 나타낸 단면도이다.
제13도에 나타낸 바와 같이, 칩(10)의 캐리어 접속면측에 형성되어 있는 배리어 메탈층(16)상에, 전해도금법을 이용하여 공정 땜납 범프(18)를 형성한다. 다음에, 공정 땜납 범프(18)의 표면에 플럭스를 도포한다. 이 플럭스로는 일본 알파메탈즈의 R5002, 천주금속공업의 7200A, 일본 한다의 래픽스R 등을 사용한다. 기본적으로, 로진을 주성분으로 하는 무할로겐계의 플럭스가 사용되는 것이 바람직하다.
또한, 이 플럭스의 도포공정은 후에 행해지는 범프 접속시에 사용되는 플럭스에, 예컨대 수용성이면서 활성도가 높은 플럭스가 사용될 때에는 생략할 수도 있다. 다음에, 200℃ 이상의 온도로 공정 땜납을 리플로우하여 공정 땜납 범프(18)를 구상으로 한다. 공정 땜납 범프(18)를 구상으로 하는 것은, 접속시의 땜납의 흡습성을 향상시키기 위함이다.
다음에, 제14도에 나타낸 바와 같이, 구상으로 된 공정 땜납 범프(18)의 표면에 플럭스를 도포한다. 참조부호 50으로 표시된 부분은 플럭스의 층이다. 이 플럭스로는, 상기 R5002, 7200A, 래픽스R, 또는 일본 알파메탈즈의 R5003을 환상 아미드용제나, 이소프로필알코올용제, 에틸렌글리콜모노페닐 에테르 등의 용제를 이용하여 고형분(固形分)이 6%∼50%로 되도록 엷게해서 사용한다.
다음에, 제15도에 나타낸 바와 같이 칩캐리어(20)의 칩 접속면측에 형성되어 있는 배리어 메탈층(26)상에, 무전해 도금법을 이용하여 공정 땜납 범프(28)를 형성한다. 다음에, 공정 땜납 범프(28)의 표면에 플럭스를 도포한다. 이 플럭스로는, 공정 땜납 범프(18)와 마찬가지로, R5002, 7200A, 래픽스R 등이 사용되고, 기본적으로 로진을 주성분으로 하는 무할로겐계의 플럭스가 사용되는 것이 바람직하다.
이 플럭스의 도포공정도 또한 후에 행해지는 범프 접속시에 사용되는 플럭스로, 예컨대 수용성이면서 활성도가 높은 플럭스가 사용될 때에는 생략할 수도 있다. 다음에, 200℃ 이상의 온도로 공정 땜납을 리플로우하여 공정 땜납 범프(28)를 구상으로 한다. 공정 땜납 범프(28)를 구상으로 하 는 것은, 공정 땜납 범프(18)와 마찬가지로, 접속시의 흡습성을 향상시키기 위함이다.
더욱이, 제15도에 나타낸 바와 같이 칩(10)의 캐리어 접속면과 칩캐리어(20)의 칩 접속면을 대향시키고, 공정 땜납 범프(18)와 공정 땜납 범프(28)가 서로 대향하도록 위치를 결정한다.
다음에, 제16도에 나타낸 바와 같이 공정 땜납 범프(18)와 공정 땜납 범프(28)를 서로 접촉시킨다. 이 상태에서는, 도시되지 않았지만 플럭스층(50)에 의해 칩(10)이 칩캐리어(20)에 가정지된 상태로 된다. 가정지된 상태 그대로 칩(10)과 칩캐리어(20)를 반송해서 리플로우용 노내에 투입한다.
다음에, 노의 온도를 220℃, 리플로우시간을 약 2초로 하여 공정 땜납 범프(18) 및 공정 땜납 범프(28)를 각각 용해해서 도전성 접속체(44)를 형성한다. 이 때의 노의 온도는, 공정 땜납의 융점인 183℃로부터, 부재의 열용량과 내열성을 고려한 255℃까지의 범위로 설정되는 것이 좋다. 또, 리플로우시간은 땜납의 융점을 초과하는 온도로 해서 1초 이상 설정하면, 땜납을 용해할 수 있고, 도전성 접속체(44)를 형성할 수 있다. 리플로우시간은 기판의 내열성에도 의존하지만, 최대 20초 정도까지 설정할 수 있다. 다음에, 층(50)을 구성하고 있던 플럭스를 세정제, 예컨대 이소프로필알코올,EC-7, 또는 테크노케어 등을 이용하여 제거한다.
다음에, 제17도에 나타낸 바와 같이, 칩(10)과 칩캐리어(20) 사이의 공간에, 예컨대 상술한 폴리이미드계 열경화성 수지를 충전한다. 다음에, 충전된 수지를 고화시키기 위해, 예컨대 온도가 100℃로 설정된 오븐에 의해 1∼4시간 경화한다. 이에 따라 수지층(46)이 형성된다.
다음에, 제18도에 나타낸 바와 같이 칩캐리어(20)의 실장면측에 형성되어있는 배리어 메탈층(36)상에 공정의 땜납 볼을 용융시켜 고착하여 구상의 공정 땜납 범프(40)를 형성한다. 공정 땜납 범프(40)는 배리어 메탈층(36)상에 크림 땜납을 인쇄한 후, 인쇄된 크림 땜납을 리플로우하고, 구상으로 하는 것에 의해서도 형성할 수 있다.
이와 같은 제조방법이면, 도전성 접속체(44)를 얻고, 더욱이 수지층(46)을 형성한 후, 외부단자로 되는 공정 땜납 범프(40)를 형성한다. 이 때문에, 도전성 접속체(44)를 형성할 때의 열을 공정 땜납 범프(40)에서 받는 일이 없다. 이 때문에, 공정 땜납 범프(40)가 용해되어 형태가 변형된다거나, 또는 공정 땜납 범프(40)끼리 단락해 버리는 일이 없다.
다음에, 다른 제조방법에 관해 설명한다.
제19도∼제23도는 각각 제1실시형태에 따른 볼 그리드 어레이형 반도체장치를 다른 제조방법에 따라 공정순으로 나타낸 단면도이다.
우선, 제19도, 제20도에 나타낸 바와 같이, 제13도, 제14도를 참조하여 설명한 방법에 따라 구상의 공정 땜납 범프(18)를 형성하고, 구상화된 공정 땜납 범프(18)의 표면에 환상 아미드용제나, 이소프로필알코올용제, 에틸렌글리콜모노페닐에테르 등의 용제를 이용하여 고형분이 6%∼50%로 되도록 엷게한 상기의 R5002, R5003, 7200A, 래픽스R로 이루어진 플럭스층(50)을 형성한다.
다음에, 제21도에 나타낸 바와 같이, 제15도를 참조하여 설명한 방법에 따라 칩캐리어(2)의 칩 접속면측에 형성되어 있는 배리어 메탈층(26)상에 구상의 공정 땜납 범프(28)를 형성한다. 더욱이, 제17도를 참조하여 설명한 방법에 따라 칩캐리어(20)의 실장면측에 형성되어 있는 배리어 메탈층(36)상에 구상의 공정 땜납 범프(40)를 형성한다.
더욱이, 제21도에 나타낸 바와 같이 칩(10)의 캐리어 접속면과, 칩캐리어(20)의 칩 접속면을 대향시키고, 공정 땜납 범프(18)와 공정 땜납 범프(28)가 서로 대향하도록 위치를 결정한다.
다음에, 제22도에 나타낸 바와 같이, 제16도를 참조하여 설명한 방법에 따라 공정 땜납 범프(18)와 공정 땜납 범프(28)를 서로 접촉시키고, 노의 온도를 220℃, 리플로우시간을 약 2초로 하여, 공정 땜납 범프(18) 및 공정 땜납 범프(28)를 각각 용해해서 도전성 접속체(44)를 형성한다. 이 후, 층(50)을 구성하고 있던 플럭스를 세정제, 예컨대 이소프로필알코올, EC-7,또는 테크노케어 등을 이용하여 제거한다.
다음에, 제23도에 나타낸 바와 같이, 제17도를 참조하여 설명한 방법에 따라 칩(10)과 칩캐리어(20) 사이의 공간에, 예컨대 상기한 폴리이미드계 열경화성 수지를 충전하고, 충전된 수지를 경화하고 고화시켜 수지층(46)을 형성한다.
이 제조방법의 특징을 요약하면, 플럭스에 접하는 공정 땜납 범프(18,28)와 플럭스에 접하지 않는(도포되어 있지 않은) 공정 땜납 범프(40)에서 흡습성이 상위하다는 점을 이용하여, 공정 땜납 범프(40)를 깨뜨리는 일없이 공정 땜납 범프(18, 28)만을 용해해서 칩(10)을 칩캐리어(20)에 접속하도록 한 것이다.
공정 땜납은 플럭스가 접함으로써 흡습성이 좋아지게 되고, 유동성이 증가한다. 따라서, 플럭스에 접하고 있는 공정 땜납 범프(18, 28)와 플럭스가 도포되어 있지 않은 공정 땜납 범프(40)에 같은 열을 가하면, 공정 땜납 범프(40)가 구상의 형태를 계속 유지하고 있는 사이에, 공정 땜납 범프(18,28)만 공정 땜납의 유동성을 크게 할 수 있다. 따라서, 공정 땜납 범프(40)의 형태를 깨뜨리는 일없이 도전성 접속체(44)를 형성할 수 있다.
이와 같은 제조방법의 이점은, 칩(10)에 공정 땜납 범프(40)를 형성할 때에 열공정이 취입되지 않아도 되므로, 칩(10)의 열이력을 경감할 수 있다는 것이다.
칩(10)의 열이력을 경감할 수 있다면, 칩(10)의 반도체기판의 내부에 형성된 확산층의 프로파일이 흐트러지는 가능성을 작게 할 수 있어 칩(10)에 미세한 소자를 집적할 수 있다.
따라서, 제19도∼제23도를 참조하여 설명한 제조방법은 본 발명에 따른 볼그리드 어레이형 반도체장치의 칩에 대규모의 집적회로를 조립하는 것에 적합한 제조방법이다.
다음에, 본 발명의 제2실시형태에 따른 볼 그리드 어레이형 반도체장치에 관해 설명한다.
이 제2실시형태에 따른 볼 그리드 어레이형 반도체장치의 주요한 목적은, 장치의 조립을 보다 간단히 행할 수 있고, 조립의 스루풋을 향상시키고자 하는 것이다. 또, 다른 목적은 외부단자로 되는 땜납범프(40)가 손상되지 않도록 하는 것이다.
이 제2실시형태에서는, 1장의 수지판을 준비하고, 이 1장의 수지판에 후에 칩캐리어(20)로 되는 부분을 복수 설정하며, 땜납 범프(28, 40)의 형성 공정과 칩(10)의 접속공정을 복수의 장치에서 일괄하여 행하도록 하여 조립을 간단화하고, 조립의 스루풋을 향상시키고 있다.
제24도는 본 발명의 제2실시형태에 따른 볼 그리드 어레이형 반도체장치를 나타낸 도면으로, 제24(a)도는 실장면에서 본 평면도, 제24(b)도는 제24(a)도중의 b-b선에 따른 단면도이다.
제24도에 나타낸 바와 같이, 1장의 짧은 책모양의 수지판(60)이 있고, 이 수지판(60)은 칩캐리어(20)로 되는 캐리어 예정부(20')가 복수개 짧은 책모양의 수지판의 장축방향에 따라 일렬로 나란히 배치되어 설정되어 있다.
수지판(60)에는 칩캐리어의 절단을 용이하게 하기 위한 절단용 홈(62)이 캐리어 예정부(20')의 4개의 각을 제외한 곳에 설치되어 있다. 캐리어 예정부(20')는 4개의 각이 각각 도시하지 않은 절단용 금형에 의해 잘려 나감으로써, 각 칩캐리어(20)로 분리된다.
또, 수지판(60)에는 조립시의 취급을 행하기 쉽게 하기 위해, 도시하지 않은 반송기구의 갈고랑이가 걸리는 투어링홀(64)이 수지판(60)의 장변에 따라 형성되어 있다. 이 투어링홀(64)은 반송에 이용될 뿐만 아니라, 예컨대 절단용 금형의 위치맞춤 및 테스트용 지그의 위치맞춤 등에도 이용할 수 있다.
또, 이 제2실시형태에 따른 장치에서는, 수지판(60)으로, TAB방식에 사용되는 플렉시블한 테이프가 아니라 어느 정도의 두께를 갖고 있어 플렉시블한 테이프보다 변형되기 어렵고 또한 휘어지기 어려운 것으로 하고 있다.
이와 같은 수지판(60)의 변형하기 어려운 성질을 이용하여, 이 제2실시형태에서는 수지판(60)의 칩 접속면(칩 탑재면)상에 테스트용 단자(70)를 설치하도록 하고 있다. 수지판(60)은 플렉시블한 테이프에 비하면 변형이 적고, 테스터의 소켓전극 또는 프로브를 테스트용 단자(70)에 정밀도 좋게 접촉시킬 수 있기 때문이다.
또한, 플렉시블한 기판상에 테스트용 전극을 갖춘 장치는, 예컨대 일본국 특공평 6-10370호 등에 개시되어 있다.
테스트용 단자(70)는 캐리어 예정부(20')내에 배치되고, 캐리어 예정부(20')를 잘라 놓기 전, 잘라 놓은 후의 어디에서도 칩(10)내에 형성되어 있는 집적회로를 테스트할 수 있게 되어 있다. 더욱이, 테스트용 단자(70)는 수지층(46)으로 덮여지지 않도록 형성되어, 수지층(46)을 형성한 후라도 테스트할 수 있도록 되어 있다.
제25도는 본 발명의 제2실시형태에 따른 볼 그리드 어레이형 반도체장치를 수지판(60)으로부터 분리한 상태를 나타낸 도면으로, 제25(a)도는 칩 탑재면에서 본 평면도, 제25(b)도는 제25(a)도로부터 칩을 제거한 때의 평면도이다.
제25(a)도 및 제25(b)도에 나타낸 바와 같이, 캐리어 예정부(20')가 수지판(60)으로부터 분리된 후, 테스트용 단자(70)는 칩캐리어(30)상에 남아 있으면서 수지층(46)으로 덮여지는 일없이 노출되어 있다.
또, 제25(a)도 및 제25(b)도에 참조부호 66으로 나타낸 부분은 장치의 방향을 나타내는 인덱스이다. 인덱스(66)의 형태는 제25(a)도 및 제25(b)도에 나타낸 바와 같은 사각형 외에, 제26(a)도에 나타낸 바와 같은 원호상으로 잘라낸 형태나, 제26(b)도에 나타낸 바와 같은 홈이어도 좋다.
이와 같은 제2실시형태에 따른 반도체장치이면, 복수의 장치를 일괄해서 조립해가는 것이 가능하게 되어 스루풋을 향상시킬 수 있다.
더욱이, 외부단자로 되는 땜납 범프(40)와는 별도로, 테스트용 단자(70)를 설치하도록 하면, 테스트시에 땜납 범프(40)에 테스트신호를 테스트용 단자(70)에 공급하기 위한 테스트신호 공급단자, 또는 프로브를 접촉시키지 않아도 된다. 이 때문에, 섬세한 땜납 범프(40)가 손상되는 일도 없다.
또, 테스트용 단자(70)는 도전성 접속체(44)마다 하나씩 형성될 필요는 없다. 칩(10)에 로직계의 집적회로를 집적한 때에는, 칩(10)으로부터 인출하는 전극의 패드수가 200 정도로 된다. 이와 같은 패드수는 칩(10)에 메모리계의 집적회로를 집적한 때에 비해 훨씬 많다.
그래서, 칩(10)에 로직계의 집적회로를 집적한 때에는, 칩의 테스트방법으로서 알려져 있는 JTAG(Joint Test Action Group) 등을 이용하여 테스트용 단자(70)의 수를 삭감하는 것이 바람직하다. 이와 같이 하면, 칩(10)으로부터 인출하는 전극의 패드수가 많은 때에도, 테스트용 단자(70)를 칩(10)의 바깥 테두리에 일렬로 배치할 수 있고, 칩캐리어(20)의 크기의 증가를 억제할 수 있다.
또한, 이 제2실시형태에 따른 반도체장치에서는, 칩캐리어(20)로, 비용이 낮으면서 절단용 금형으로 용이하게 절단할 수 있는 수지계의 것이 이용되는 것이 바람직하다. 예컨대, 칩캐리어(20)에 세라믹계의 것이 이용되어도 상관없지만, 칩캐리어(20)에 세라믹계의 것을 사용한 때에는 비용이 높고 절단도 용이하지 않게 된다.
더욱이, 수지판(60)은 절단용 금형으로 용이하게 절단할 수 있기 때문에, 반도체장치의 방향을 나타낸 인덱스(66)도 형성하기 쉽다. 게다가, 인덱스(66)는 절단용 금형에 제25(a)도 및 제25(b)도에 나타낸 사각형이나, 제26(a)도에 나타낸 원호 또는 제26(b)도에 나타낸 구멍에 따른 형태를 설치함으로써 캐리어 예정부(20')를 수지판(60)으로부터 파냄과 동시에 얻을 수 있다. 물론, 제25도∼제26도에 나타낸 형태 외에도 여러가지 형태의 인덱스를 만들 수 있다.
또한, 수지판(60)으로부터의 캐리어 예정부(20')의 절단은, 메이커측, 유저측의 쌍방에서 행할 수 있다. 절단하는 시기의 선택은 유저측의 요구에 따라 결정할 수 있다.
메이커측에서 절단하는 경우의 이점은, 유저측이 절단용 금형을 준비하지 않아도 되므로 유저측의 비용적인 부담을 경감할 수 있다는 것이다.
또, 유저측에서 절단하는 경우의 이점은, 복수의 장치가 1개의 수지판(60)에 연결되어 있기 때문에, 대량전송을 행하기 쉽게 된다는 것이다.
더욱이, 인덱스(66)의 형태를 유저측에서 원하는 형태로 성형가능하다는 이점도 있다. 이 경우, 유저측에서 인덱스(66)를, 장치의 방향을 나타낼 뿐만 아니라 실장기판의 위치결정을 위한 홈 또는 형태로 조정하는 것도 가능하다.
다음에, 본 발명의 제2실시형태에 따른 볼 그리드 어레이형의 반도체장치를 테스트하기에 적합한 테스터에 대하여 설명한다.
제27도은 제1테스터를 개략적으로 나타낸 단면도이다.
제27도에 나타낸 바와 같이, 테스트지그(72)가 있고, 이 테스트지그(72)에는 제2실시형태에 따른 반도체장치(160)가 삽입되는 삽입구멍(74)이 설치되어 있다. 소켓전극(76)은 삽입구멍(74)의 저부에 고정되어 있다.
반도체장치(160)는 테스트용 단자(70)가 형성되어 있는 칩(10)의 탑재면으로부터 삽입구멍(74)에 삽입된다. 이에 따라, 테스트용 단자(70)가 소켓 전극(76)에 접촉된다. 이 후, 테스트신호를 소켓전극(76)을 매개로 하여 칩(10)에 공급하고, 칩(10)의 전기적인 테스트를 주지의 방식에 따라 행한다. 테스트가 종료하면, 테스트지그(72)로부터 반도체장치(160)를 취출한다.
이와 같은 테스트이면, 반도체장치(160)를 반도체장치(160)의 칩(10)의 탑재면을 아래로 한 상태에서, 삽입구멍(74)으로 예컨대 떨어뜨려 넣음으로써 테스트용 단자(70)와 삽입구멍(74)의 저부에 설치된 소켓전극(76)이 접촉된다. 이 때문에, 외부단자로 되는 땜납 범프(40)에는 소켓전극(76) 뿐만 아니라 테스트지그(72)도 접촉하는 일이 없어 땜납 범프(40)가 손상될 가능성이 작다.
제28도는 제2테스터를 개략적으로 나타낸 단면도이다.
제28도에 나타낸 바와 같이, 테스트지그(72')가 있고, 이 테스트지그(72')에는 제2실시형태에 따른 반도체장치(160)가 얹히는 재치구멍(載置 孔; 75)이 설치되어 있다. 재치구멍(75)은 반도체장치(160)의 테두리 부분 만을 지지하는 얕은 구멍(75a)과, 반도체장치(160)의 땜납 범프(40)가 테스트지그(72')에 접촉하지 않도록 하기 위한 깊은 구멍(75b)으로 되어 있다.
소켓전극(76')은, 예컨대 상하방향으로의 이동이 가능하도록 형성되어 있으며, 반도체장치(160)가 얕은 구멍(75a)의 가운데에 얹힌 후, 테스트용 단자(70)에 상하방향으로 이동하여 접촉된다. 이 후, 테스트신호를 소켓전극(76)을 매개로 하여 칩(10)에 공급하고, 칩(10)의 전기적인 테스트를 주지의 방식에 따라 행한다. 테스트가 종료하면, 소켓전극(76')을 상하방향으로 이동하게 하여 테스트지그(72')로부터 반도체장치(160)를 취출한다.
이와 같은 테스터라도, 땜납 범프(40)가 테스트지그(72')에 접촉하지않도록 하기 위한 깊은 구멍(75b)을 갖춤으로써, 제27도에 나타낸 테스터와 마찬가지로 소켓전극(76') 및 테스트지그(72') 각각이 땜납 범프(40)에 접촉할 수 없게 된다. 따라서, 땜납 범프(40)를 손상시키기 어렵게 할 수 있다.
제29도는 제3테스터를 개략적으로 나타낸 단면도이다.
제29도에 나타낸 바와 같이, 도시하지 않은 테스트지그에 접속되어 있는 프로브(77)가 있다. 이 프로브(77)는 제2실시형태에 따른 반도체장치(160)에 테스트신호를 공급함과 더불어 반도체장치(160)를 지지한다. 프로브(77)는 반도체장치(160)를 지지하기 위해, 테스트용 단자(70)에 접속됨과 더불어 반도체장치(160)를 지지하는 선단부분으로부터 근원의 부분으로 향하여 굵어져 그 강성이 높아지고 있다. 그 강성은 반도체장치(160)를 지지한 경우, 변형, 휘어짐 등이 각각 실질적으로 문제없는 범위까지 경감할 수 있는 정도로 설정된다.
이와 같은 테스터에서는, 반도체장치(160)를 반도체장치(160)의 칩(10)의 탑재면을 아래로 한 상태에서 테스트용 단자(70)를 프로브(77)에 접촉시킴과 동시에 반도체장치(160)를 지지한다. 이 때문에, 외부단자로 되는 땜납 범프(40)가 프로브(77)나 도시하지 않은 테스트지그에 접촉하는 일이 없어, 제1, 제2의 테스터와 마찬가지로 땜납 범프(40)가 손상될 가능성을 작게할 수 있다.
다음에, 본 발명의 제3실시형태에 따른 볼 그리드 어레이형의 반도체장치에 대하여 설명한다.
이 제3실시형태에 따른 볼 그리드 어레이형의 반도체장치는, 제2실시형태에 준하는 것으로, 테스트용 단자가 다른 형상으로 된 것이다.
제30도는 본 발명의 제3실시형태에 따른 볼 그리드 어레이형의 반도체장치를 수지판(60)으로부터 분리한 상태를 나타낸 도면으로, 제30(a)도는 칩탑재면으로부터 나타낸 평면도, 제30(b)도는 제30(a)도로부터 칩을 제거한 경우의 평면도이다.
제30(a)도 및 제30(b)도에 나타낸 바와 같이, 테스트용 단자는 예컨대 제25(a)도, 제25(b)도에 나타낸 바와 같은 배선보다도 반드시 면적이 넓은 사각형모양으로 될 필요는 없고, 도전성 접속체(44)와 땜납 범프(40)를 서로 접속하는 캐리어내 배선을 부분적으로 수지층(46)으로부터 노출시켜 이 노출된 캐리어내 배선의 부분을 테스트단자(70')로 하도록 해도 좋다.
다음에, 본 발명의 제4실시형태에 따른 볼 그리드 어레이형의 반도체장치에 대하여 설명한다.
제31도는 본 발명의 제4실시형태에 따른 볼 그리드 어레이형의 반도체장치의 단면도이다.
제31도에 나타낸 바와 같이, 테스트용 단자(70)는 수지층(46)의 외측에 형성하지 않더라도, 수지층(46)의 내측 또는 수지층(46)에 의해 피복되도록 해도 좋다. 이 경우에는, 테스트용 단자(70)가 수지층(46)에 의해 숨겨져 버리기 때문에, 칩(10)의 테스트는 수지층(46)을 형성하기 전에 행한다.
그리고, 테스트는 캐리어 예정부(20')가 수지판(60)으로부터 절단되기 전에 행하는 것이 좋다. 이와 같이 하면, 테스트후, 수지층(46)을 수지판(60)에 연결되어 있는 복수의 장치에서 일괄하여 형성할 수 있어 효율이 좋다.
다음에, 본 발명에 따른 볼 그리드 어레이형의 반도체장치에 적합한 수지판에 대하여 설명한다.
제2실시형태에서 설명되고, 제2~제4실시형태에 사용되는 수지판(60)에서는 TAB방식 등에 사용되는 플렉시블한 테이프에 비해 두께가 있고 변형되기 어려운 것이었다. 그리고, 수지판(60)의 두께는 두꺼우면 두꺼울수록 변형되기 어렵게 할 수 있으며, 테스트용 단자(70)와 테스터의 소켓전극 또는 프로브와의 접촉정밀도가 좋아지게 된다.
그러나, 수지판(60)을 변형되기 어렵게 하기 위해, 수지판(60)의 두께를 두껍게 해가면, 이번에는 캐리어 예정부(20')를 수지판(60)으로부터 잘라 내기 위한 절단이 어렵게 된다.
이로부터 설명되는 수지판의 주요한 목적은, 상기한 점을 해소하고, 테스트용 단자(70)와 테스터의 소켓전극 또는 프로브와의 접촉정밀도를 양호하게 하면서 캐리어 예정부(20')를 수지판(60)으로부터 잘라내기 위한 절단을 용이하게 할 수 있고, 본 발명의 제2∼제4실시형태에 따른 볼 그리드 어레이형의 반도체장치에 특히 적합한 수지판을 제공하는데 있다.
제32도는 제1수지판을 나타낸 사시도이다.
제32도에 나타낸 바와 같이, 절단을 용이하게 하기 위해 두께가 0.6∼ 0.9mm 정도로 설정된 수지판(60a)이 있다. 절단이 용이하게 되는 수지판(60a)의 두께는 수지의 종류에 따라 여러가지로 변화하지만, 에폭시계의 수지에서는 두께가 0.6∼0.9mm 정도가 바람직하다. 이 예에서는, 수지판(60a)은 에폭시계로 하고, 그 두께는 0.6mm로 설정했다. 도면중 참조부호 68로 나타낸 파선은 절단장소를 나타내고 있다.
이와 같은 수지판(60a)에서는, 취급시에 변형, 휘어짐 등의 문제가 일어나기 쉽게 된다. 그래서, 수지판(60a)의 테두리에 따라, 칩 접속면에 보강재(80-1)를, 실장면에 보강재(80-2)를 형성하여 수지판(60a)을 보강하고 있다. 이 예에서는 보강재(80-1, 80-2)를 각각 두께가 1.2mm이며 에폭시계의 수지로 형성했다.
테스트용 단자(70)는 보강재(80-1) 위까지 인출되어 있고, 테스트용 단자(70)는 수지체(60)중에서 가장 변형하기 어려운 영역에 형성되도록 했다.
이와 같은 수지판(60a)이면, 수지판(60a)의 테두리에 따라 보강재(80-1,80-2)가 각각 형성되어 있는 것에 의해 수지판(60a)을 변형되기 어렵게 할 수 있고, 테스트용 단자(70)와 테스터의 소켓전극 또는 프로브와의 접촉정밀도를 양호하게 할 수 있다.
게다가, 캐리어 예정부(20')를 수지판(60a)으로부터 잘라내기 위한 절단은 수지체(60a)의 두께를 예컨대 0.6mm 정도까지 얇게 함으로써 용이하게 할 수 있다. 특히, 절단시에 절단용 금형에 걸리는 하중을 작게 할 수 있다. 따라서, 본 발명의 제2∼제4실시형태에 따른 볼 그리드 어레이형의 반도체장치에 특히 적합한 수지판(60a)을 얻을 수 있다.
제33도는 제2수지판을 나타낸 사시도이다.
제1수지판(60a)에서는 테스트용 단자(70)가 칩(10)이 갖는 4개의 변중의 2개의 변에 대응하여 형성되어 있다. 이 제2수지판(60b)에서는 칩(10)이 갖는 4개의 변 모두에 대응하여 형성되어 있다.
제33도에 나타낸 바와 같이, 이 제2수지판에서는 두께 0.6mm로 에폭시계 수지판(60b)의 절단장소(68)의 주위를 둘러싸고 칩 접속면에 보강재(82-1)를, 실장면에 보강재(82-2)를 각각 형성하여 수지판(60)을 보강하고 있다.
이 예에서는 보강재(80-1, 80-2)를 각각 두께가 1.2mm이며 에폭시계의 수지로 형성했다.
테스트용 단자(70)는 제1실시형태와 마찬가지로, 보강재(80-1)의 위까지 인출되고, 테스트용 단자(70)가 수지체(60b) 중에서 가장 변형되기 어려운 영역에 형성되도록 했다.
이와 같은 수지판(60b)이어도 변형되기 어렵게 할 수 있고, 테스트용 단자(70)와 테스터의 소켓전극 또는 프로브와의 접촉정밀도를 양호하게 할 수 있는 동시에 캐리어 예정부(20')를 수지판(60)으로부터 잘라내기 위한 절단을 용이하게 할 수 있다.
제34도는 제3수지판을 나타낸 사시도이다.
제1수지판(60a)에서는 보강재(80-1, 80-2)가 각각 수지판(60a)과 일체로 형성되고, 마찬가지로 제2수지판(60b)에서는 보강재(82-1, 82-2)가 각각 수지판(60b)과 일체로 형성되어 있다.
이와 같이 보강재는 수지판과 일체로 형성되어도, 각각 다른 부재로 되어도 좋다. 이 제3수지판(60c)에서는 보강재(84-1, 84-2)를 수지판(60c)에 착탈자재로 형성하고 있다. 보강재(84-1, 84-2)는 각각 제1, 제2수지판의 경우와 마찬가지로 두께가 1.2mm이며 에폭시계의 수지로 형성했다.
제34도에 나타낸 바와 같이, 보강재(84-1, 84-2)는 나사와 와셔, 또는 볼트와 너트 같은 고정기구(86-1, 86-2)를 사용하여 수지판(60c)에 고정되어 있다. 고정기구(86-1, 86-2)는 수지판(60c)의 투어링홀(64)을 매개로 하여 수지판(60c)을 보강재(84-1, 84-2)에 의해 사이에 끼워 넣었다.
또, 보강재(84-1)는 수지판(60c)의 위에 덮이기 때문에, 수지판(60c)의 칩접속면 상에 형성되어 있는 테스트용 단자(70)가 보강재(84-1)에 의해 숨겨져 버린다. 이 때문에, 보강재(84-1)의 테스트용 단자(70)에 대응하는 부분에는, 테스터의 소켓전극 또는 프로브를 테스트용 단자(70)에 접촉할 수 있도록 테스트용 단자(70)를 보강재(84-1)로부터 노출시키기 위한 창(88)이 설치되어 있다.
이와 같은 수지판(60c)에서도 테스트용 단자(70)와 테스터의 소켓전극 또는 프로브와의 접촉정밀도를 양호하게 할 수 있는 동시에 캐리어 예정부(20')를 수지판(60)으로부터 잘라 내기 위한 절단을 용이하게 할 수 있다.
이상 설명한 바와 같이 본 발명에 의하면, 볼 그리드 어레이형 또는 그에 준한 외부단자를 갖추고, 장치의 소형화와 더불어 제조비용을 절감할 수 있는 구조를 갖는 반도체장치와, 장치를 회로기판에 실장하기 전에 볼 그리드 어레이형 또는 그에 준한 외부단자를 손상시키지 않는 반도체장치, 연속 제조가 가능하여 스루풋의 단축을 도모하는 구조를 갖는 반도체장치, 칩의 단자와 칩캐리어의 접속용 단자를 서로 전기적으로 접속하기 위한 접속체에 긴 수명을 갖게 하는 것이 가능한 반도체장치 및, 볼 그리드 어레이형 또는 그에 준한 외부단자를 갖추고, 장치의 소형화와 더불어 제조비용을 절감할 수 있는 구조를 갖는 반도체장치의 제조방법을 제공할 수 있다.

Claims (4)

  1. 반도체 집적회로칩과, 상기 칩과 전기적으로 접속되는 접속용 단자와, 이 접속용 단자에 전기적으로 접속된 범프형 외부단자를 갖춘 수지계 칩캐리어 및, 상기 칩의 단자와 상기 수지계 칩캐리어의 접속용 단자를 서로 전기적으로 접속하기 위한 접속체를 구비하고, 상기 범프형 외부단자와 상기 접속체가 서로 동종의 공정 땜납재료로 구성되고, 그 융점이 상기 수지계 칩캐리어의 내열온도보다 낮은 재료로 구성되며, 또한 상기 칩과 상기 수지계 칩캐리어 사이에 상기 접속체를 밀봉하도록 상기 칩을 상기 수지계 칩캐리어에 고정하기 위한 수지가 충전되어 있는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 수지계 칩캐리어에 상기 칩을 테스트 할 때에 사용되는 테스트용 단자를 더 설치한 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 칩고정용 수지는, 그 글래스 전이온도가 상기 범프재료의 융점보다 높으며, 열팽창계수가 20ppm/℃∼75ppm/℃의 범위, 영률이 3000pa∼9500pa의 범위에 있는 것으로부터 선택되고 있는 것을 특징으로 하는 반도체장치.
  4. 반도체 집적회로칩에 설치되어 있는 단자와 수지계 칩캐리어에 설치되어 있는 접속용 단자를 전기적으로 접속하기 위한 상기 접속용 단자와, 융점이 상기 수지계 칩캐리어의 내열온도보다 낮은 재료로 이루어진 공정의 땜납재료로 구성된 접속체를 용융시킨 후, 상기 접속체를 고화시켜 상기 칩과 상기 수지계 칩캐리어를 서로 전기적으로 접속하는 공정과, 상기 칩과 상기 수지계 칩캐리어를 고정하기 위한 수지를 용융시켜 상기 접속체를 밀봉하도록 상기 수지를 상기 칩과 상기 수지계 칩캐리어 사이의 공간에 충전시킨 후, 상기 수지를 고화시켜 상기 칩을 상기 수지계 칩캐리어에 고정하는 공정 및, 상기 수지계 칩캐리어에, 상기 접속용 단자에 전기적으로 접속되는, 상기 접속체와 동종의 공정 땜납재료로 구성된 범프형 외부단자를 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
KR1019960042430A 1995-09-28 1996-09-25 반도체장치 및 그 제조방법 KR100272154B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP25092895A JP3311215B2 (ja) 1995-09-28 1995-09-28 半導体装置
JP95-250928 1995-09-28

Publications (2)

Publication Number Publication Date
KR970017920A KR970017920A (ko) 1997-04-30
KR100272154B1 true KR100272154B1 (ko) 2000-12-01

Family

ID=17215111

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960042430A KR100272154B1 (ko) 1995-09-28 1996-09-25 반도체장치 및 그 제조방법

Country Status (4)

Country Link
US (1) US5998861A (ko)
JP (1) JP3311215B2 (ko)
KR (1) KR100272154B1 (ko)
TW (1) TW348308B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101565551B1 (ko) 2009-01-07 2015-11-03 삼성전자 주식회사 플립칩 실장체 및 상기 플립칩 실장 방법

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3500032B2 (ja) * 1997-03-13 2004-02-23 日本特殊陶業株式会社 配線基板及びその製造方法
JP3081559B2 (ja) * 1997-06-04 2000-08-28 ニッコー株式会社 ボールグリッドアレイ型半導体装置およびその製造方法ならびに電子装置
US6448665B1 (en) * 1997-10-15 2002-09-10 Kabushiki Kaisha Toshiba Semiconductor package and manufacturing method thereof
JPH11204692A (ja) * 1998-01-19 1999-07-30 Oki Electric Ind Co Ltd 半導体装置
JPH11340265A (ja) * 1998-05-22 1999-12-10 Sony Corp 半導体装置及びその製造方法
JP3681542B2 (ja) * 1998-07-01 2005-08-10 富士通株式会社 プリント回路基板および多段バンプ用中継基板
JP4564113B2 (ja) * 1998-11-30 2010-10-20 株式会社東芝 微粒子膜形成方法
JP4130508B2 (ja) * 1999-01-22 2008-08-06 富士通株式会社 半田接合方法及び電子装置の製造方法
JP2000260792A (ja) * 1999-03-10 2000-09-22 Toshiba Corp 半導体装置
JP4058198B2 (ja) * 1999-07-02 2008-03-05 富士通株式会社 半導体装置の製造方法
JP3334693B2 (ja) 1999-10-08 2002-10-15 日本電気株式会社 半導体装置の製造方法
JP3450238B2 (ja) 1999-11-04 2003-09-22 Ｎｅｃエレクトロニクス株式会社 半導体装置及びその製造方法
JP2003518743A (ja) * 1999-12-21 2003-06-10 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド 信頼性のあるフリップチップ接続のためのはんだによる有機パッケージ
KR100398716B1 (ko) * 2000-06-12 2003-09-19 가부시키가이샤 히타치세이사쿠쇼 반도체 모듈 및 반도체 장치를 접속한 회로 기판
JP3613167B2 (ja) * 2000-10-12 2005-01-26 株式会社村田製作所 パッド電極の接続状態の検査方法
US6564986B1 (en) * 2001-03-08 2003-05-20 Xilinx, Inc. Method and assembly for testing solder joint fractures between integrated circuit package and printed circuit board
US6486554B2 (en) 2001-03-30 2002-11-26 International Business Machines Corporation Molded body for PBGA and chip-scale packages
DE10124770C1 (de) * 2001-05-21 2002-10-17 Infineon Technologies Ag Verfahren zur Kontaktierung eines elektrischen Bauelementes mit einem eine Leiterstruktur aufweisenden Substrat
US6762489B2 (en) * 2001-11-20 2004-07-13 International Business Machines Corporation Jogging structure for wiring translation between grids with non-integral pitch ratios in chip carrier modules
US6911726B2 (en) * 2002-06-07 2005-06-28 Intel Corporation Microelectronic packaging and methods for thermally protecting package interconnects and components
US6680530B1 (en) 2002-08-12 2004-01-20 International Business Machines Corporation Multi-step transmission line for multilayer packaging
TWI284581B (en) * 2002-09-18 2007-08-01 Ebara Corp Bonding material and bonding method
JP4110992B2 (ja) 2003-02-07 2008-07-02 セイコーエプソン株式会社 半導体装置、電子デバイス、電子機器、半導体装置の製造方法および電子デバイスの製造方法
JP2004349495A (ja) 2003-03-25 2004-12-09 Seiko Epson Corp 半導体装置、電子デバイス、電子機器および半導体装置の製造方法
US7218007B2 (en) * 2004-09-28 2007-05-15 Intel Corporation Underfill material to reduce ball limiting metallurgy delamination and cracking potential in semiconductor devices
JP2006210852A (ja) * 2005-01-31 2006-08-10 Toshiba Corp 表面実装型回路部品を実装する回路基板及びその製造方法
US20070045845A1 (en) * 2005-08-31 2007-03-01 Anand Lal Ball grid array interface structure and method
TWI286829B (en) * 2006-01-17 2007-09-11 Via Tech Inc Chip package
JP4830744B2 (ja) 2006-09-15 2011-12-07 パナソニック株式会社 電子部品実装用接着剤及び電子部品実装構造体
US8569876B2 (en) * 2006-11-22 2013-10-29 Tessera, Inc. Packaged semiconductor chips with array
JP2008226926A (ja) * 2007-03-08 2008-09-25 Sumitomo Bakelite Co Ltd 液状封止樹脂組成物、半導体装置および半導体装置の製造方法
WO2009136495A1 (ja) 2008-05-09 2009-11-12 国立大学法人九州工業大学 チップサイズ両面接続パッケージ及びその製造方法
US20100052122A1 (en) * 2008-08-27 2010-03-04 Advanced Semiconductor Engineering, Inc. Wire bodning package structure
JP5029587B2 (ja) * 2008-12-09 2012-09-19 パナソニック株式会社 電子部品実装構造および電子部品実装方法
JP5316261B2 (ja) * 2009-06-30 2013-10-16 富士通株式会社 マルチチップモジュールおよびプリント基板ユニット並びに電子機器
JP2011018749A (ja) * 2009-07-08 2011-01-27 Olympus Corp 電子装置と電子装置の製造方法
US9640437B2 (en) 2010-07-23 2017-05-02 Tessera, Inc. Methods of forming semiconductor elements using micro-abrasive particle stream
US8847380B2 (en) 2010-09-17 2014-09-30 Tessera, Inc. Staged via formation from both sides of chip
US8610259B2 (en) 2010-09-17 2013-12-17 Tessera, Inc. Multi-function and shielded 3D interconnects
US8736066B2 (en) 2010-12-02 2014-05-27 Tessera, Inc. Stacked microelectronic assemby with TSVS formed in stages and carrier above chip
US8587126B2 (en) 2010-12-02 2013-11-19 Tessera, Inc. Stacked microelectronic assembly with TSVs formed in stages with plural active chips
US9137903B2 (en) 2010-12-21 2015-09-15 Tessera, Inc. Semiconductor chip assembly and method for making same
US8709933B2 (en) 2011-04-21 2014-04-29 Tessera, Inc. Interposer having molded low CTE dielectric
JP5509295B2 (ja) * 2012-11-02 2014-06-04 パナソニック株式会社 半導体装置
JP6219695B2 (ja) * 2013-11-27 2017-10-25 京セラ株式会社 配線基板およびそれを備えた半導体装置
JP6387522B2 (ja) * 2014-12-03 2018-09-12 パナソニックＩｐマネジメント株式会社 実装構造体
TWI609465B (zh) * 2015-12-17 2017-12-21 頎邦科技股份有限公司 散熱封裝構造
US10181447B2 (en) 2017-04-21 2019-01-15 Invensas Corporation 3D-interconnect
US11127706B2 (en) 2018-09-28 2021-09-21 Intel Corporation Electronic package with stud bump electrical connections
JP7500994B2 (ja) * 2020-02-27 2024-06-18 セイコーエプソン株式会社 半導体装置
US12040284B2 (en) 2021-11-12 2024-07-16 Invensas Llc 3D-interconnect with electromagnetic interference (“EMI”) shield and/or antenna

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0430544A (ja) * 1990-05-28 1992-02-03 Hitachi Ltd 半導体集積回路装置
JPH06295935A (ja) * 1993-04-07 1994-10-21 Hitachi Ltd 半導体パッケージ

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62136865A (ja) * 1985-12-11 1987-06-19 Hitachi Ltd モジユ−ル実装構造
US4999699A (en) * 1990-03-14 1991-03-12 International Business Machines Corporation Solder interconnection structure and process for making
JP3150351B2 (ja) * 1991-02-15 2001-03-26 株式会社東芝 電子装置及びその製造方法
US5334857A (en) * 1992-04-06 1994-08-02 Motorola, Inc. Semiconductor device with test-only contacts and method for making the same
DE69428181T2 (de) * 1993-12-13 2002-06-13 Matsushita Electric Industrial Co., Ltd. Vorrichtung mit Chipgehäuse und Verfahren zu Ihrer Herstellung
JPH07193184A (ja) * 1993-12-27 1995-07-28 Fujitsu Ltd マルチチップモジュールの製造方法及びマルチチップモジュール
KR100194130B1 (ko) * 1994-03-30 1999-06-15 니시무로 타이죠 반도체 패키지
JP3233535B2 (ja) * 1994-08-15 2001-11-26 株式会社東芝 半導体装置及びその製造方法
US5542174A (en) * 1994-09-15 1996-08-06 Intel Corporation Method and apparatus for forming solder balls and solder columns
US5710695A (en) * 1995-11-07 1998-01-20 Vlsi Technology, Inc. Leadframe ball grid array package

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0430544A (ja) * 1990-05-28 1992-02-03 Hitachi Ltd 半導体集積回路装置
JPH06295935A (ja) * 1993-04-07 1994-10-21 Hitachi Ltd 半導体パッケージ

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101565551B1 (ko) 2009-01-07 2015-11-03 삼성전자 주식회사 플립칩 실장체 및 상기 플립칩 실장 방법

Also Published As

Publication number Publication date
TW348308B (en) 1998-12-21
US5998861A (en) 1999-12-07
JP3311215B2 (ja) 2002-08-05
JPH0992685A (ja) 1997-04-04
KR970017920A (ko) 1997-04-30

Similar Documents

Publication Publication Date Title
KR100272154B1 (ko) 반도체장치 및 그 제조방법
US6486411B2 (en) Semiconductor module having solder bumps and solder portions with different materials and compositions and circuit substrate
US6657124B2 (en) Advanced electronic package
JP2994375B2 (ja) モジュ―ル・アセンブリ及びリワ―クのための相互接続構造及びプロセス
JP4051893B2 (ja) 電子機器
US20040012930A1 (en) Microelectronic devices and methods for mounting microelectronic packages to circuit boards
US8740047B2 (en) Method of manufacturing electronic apparatus, electronic component-mounting board, and method of manufacturing the same
US20110039375A1 (en) Method of manufacturing semiconductor device
US20110233767A1 (en) Semiconductor device and semiconductor device manufacturing method
US20080012131A1 (en) Semiconductor device, mounting construction of a semiconductor device, and method of manufacturing the semiconductor device with the mounting construction
WO2012073417A1 (ja) 電子部品実装体、電子部品、基板
US20020089836A1 (en) Injection molded underfill package and method of assembly
US6794202B2 (en) Assemblies for temporarily connecting microelectronic elements for testing and methods therefor
EP2023387A1 (en) Semiconductor device, electronic parts module, and method for manufacturing the semiconductor device
US20100167466A1 (en) Semiconductor package substrate with metal bumps
US6285083B1 (en) Semiconductor device and mounting structure of a semiconductor device
US20010013655A1 (en) Methods of making microelectronic connections with liquid conductive elements
JP3180041B2 (ja) 接続端子及びその形成方法
JP2002076605A (ja) 半導体モジュール及び半導体装置を接続した回路基板
JP3178401B2 (ja) パッケージのｂｇａ型電極の形成および接続方法
JP2000151086A (ja) プリント回路ユニット及びその製造方法
JPH0864717A (ja) 回路部品の実装方法
JP2004207368A (ja) 半導体装置とその製造方法及び電子装置
JP3469093B2 (ja) 印刷回路基板および実装回路基板の製造方法
JPH08279576A (ja) 半導体素子の実装構造体及び半導体素子の実装方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
E902 Notification of reason for refusal
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030801

Year of fee payment: 4

LAPS Lapse due to unpaid annual fee