JPH08167674A - 半導体素子搭載用パッケージ - Google Patents
半導体素子搭載用パッケージInfo
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- JPH08167674A JPH08167674A JP31068094A JP31068094A JPH08167674A JP H08167674 A JPH08167674 A JP H08167674A JP 31068094 A JP31068094 A JP 31068094A JP 31068094 A JP31068094 A JP 31068094A JP H08167674 A JPH08167674 A JP H08167674A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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- H—ELECTRICITY
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- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 電源層及び接地層と外部接続用端子間ののイ
ンダクタンスを抑え、高速動作時における電源層及び接
地層間の電位変動により発生するノイズを効果的に防止
することができる面実装タイプのパッケージを提供す
る。 【構成】 信号層6に絶縁層7を介して面状の接地層5
Aおよび/または電源層5Bが積層されたパッケージで
あって、該パッケージの外部接続用端子10が形成さ
れ、該外部接続用端子10には、上記信号層6、接地層
5A及び電源層5Bが接続されてなり、且つ上記接地層
5Aまたは電源層5Bはパッケージの側面を経由する接
続配線によって該外部接続用端子10へ接続してなるパ
ッケージである。
ンダクタンスを抑え、高速動作時における電源層及び接
地層間の電位変動により発生するノイズを効果的に防止
することができる面実装タイプのパッケージを提供す
る。 【構成】 信号層6に絶縁層7を介して面状の接地層5
Aおよび/または電源層5Bが積層されたパッケージで
あって、該パッケージの外部接続用端子10が形成さ
れ、該外部接続用端子10には、上記信号層6、接地層
5A及び電源層5Bが接続されてなり、且つ上記接地層
5Aまたは電源層5Bはパッケージの側面を経由する接
続配線によって該外部接続用端子10へ接続してなるパ
ッケージである。
Description
【0001】
【産業上の利用分野】本発明は、高速動作用の半導体素
子を搭載する場合に特に有効な、面実装タイプの半導体
素子塔載用パッケージ(以下、単に「パッケージ」とも
いう)の新規な構造に関するものである。詳しくは、電
源層及び接地層と外部接続用端子間ののインダクタンス
を抑え、高速動作時における電源層及び接地層間の電位
変動により発生するノイズを効果的に防止することがで
きるパッケージである。
子を搭載する場合に特に有効な、面実装タイプの半導体
素子塔載用パッケージ(以下、単に「パッケージ」とも
いう)の新規な構造に関するものである。詳しくは、電
源層及び接地層と外部接続用端子間ののインダクタンス
を抑え、高速動作時における電源層及び接地層間の電位
変動により発生するノイズを効果的に防止することがで
きるパッケージである。
【0002】
【従来の技術】パッケージに搭載される半導体素子は、
高速動作・高集積化が進み、これに伴って該半導体素子
を搭載するパッケージの形態も、半導体素子の性能を十
分発揮できるように種々改良されている。
高速動作・高集積化が進み、これに伴って該半導体素子
を搭載するパッケージの形態も、半導体素子の性能を十
分発揮できるように種々改良されている。
【0003】この中で、外部接続用端子をパッケージの
底面に形成した、PGA(ピングリッドアレイ)、BG
A(ボールグリッドアレイ)などの面実装タイプのパッ
ケージは、リードフレームから外部接続用端子を外部リ
ードにより側面に取り出す側部実装タイプのQFP(ク
ワッドフラットパッケージ)に対して、半導体素子入出
力端子からパッケージの外部接続用端子までの信号・電
源層及び接地層用電気経路が短くなるため電気的に有利
になる点、特にBGAについては他の電子部品と一緒に
プリント配線基板へ一括リフロー実装が容易に行える点
から、現在種々の開発が進んでいる。
底面に形成した、PGA(ピングリッドアレイ)、BG
A(ボールグリッドアレイ)などの面実装タイプのパッ
ケージは、リードフレームから外部接続用端子を外部リ
ードにより側面に取り出す側部実装タイプのQFP(ク
ワッドフラットパッケージ)に対して、半導体素子入出
力端子からパッケージの外部接続用端子までの信号・電
源層及び接地層用電気経路が短くなるため電気的に有利
になる点、特にBGAについては他の電子部品と一緒に
プリント配線基板へ一括リフロー実装が容易に行える点
から、現在種々の開発が進んでいる。
【0004】例えば、図3は従来より提案されているパ
ッケージの代表的な構造の概略を示す断面図である。即
ち、図3は従来のPGAを示すものであり、図におい
て、ダイアタッチ基材8に絶縁層7を介して、順次、接
地層5A、電源層5B及び信号層(多層)6が積層さ
れ、また、内部に導通スルーホール9を設けて構成され
ている。また、上記パッケージの底面には、導体よりな
るボールによって構成される外部接続用端子10が存在
する。そして、接地層5A、電源層5B及び信号層6
は、パッケージ内部に設けられた導通スルーホール9を
経由して該外部接続用端子10に接続されている。
ッケージの代表的な構造の概略を示す断面図である。即
ち、図3は従来のPGAを示すものであり、図におい
て、ダイアタッチ基材8に絶縁層7を介して、順次、接
地層5A、電源層5B及び信号層(多層)6が積層さ
れ、また、内部に導通スルーホール9を設けて構成され
ている。また、上記パッケージの底面には、導体よりな
るボールによって構成される外部接続用端子10が存在
する。そして、接地層5A、電源層5B及び信号層6
は、パッケージ内部に設けられた導通スルーホール9を
経由して該外部接続用端子10に接続されている。
【0005】
【発明が解決しようとする課題】しかしながら、近年、
搭載される半導体素子が高速・高密度されると共に、パ
ッケージ自体の小型化も加わり、これらのパッケージに
求められる電気特性は、更に厳しいものとなり、従来よ
り提案されているBGAやPGA等の面実装タイプのパ
ッケージにおいても種々の問題点が生じている。
搭載される半導体素子が高速・高密度されると共に、パ
ッケージ自体の小型化も加わり、これらのパッケージに
求められる電気特性は、更に厳しいものとなり、従来よ
り提案されているBGAやPGA等の面実装タイプのパ
ッケージにおいても種々の問題点が生じている。
【0006】例えば、MHz、GHz帯で動作するよう
な高速動作の半導体素子を搭載して使用した場合、高速
動作時において下記に示すようなメカニズムで誤動作が
発生するという問題がある。特に、上記外部接続用端子
の数が増加した場合に上記現象が多発する。
な高速動作の半導体素子を搭載して使用した場合、高速
動作時において下記に示すようなメカニズムで誤動作が
発生するという問題がある。特に、上記外部接続用端子
の数が増加した場合に上記現象が多発する。
【0007】
【課題を解決するための手段】本発明者らは、上記課題
を解決すべく鋭意研究を重ねた結果、上記の誤作動の原
因が、電源層及び接地層とパッケージの底面に形成され
た外部接続用端子との接続ラインのインダクタンスが以
外に大きいことにあるという知見を得た。
を解決すべく鋭意研究を重ねた結果、上記の誤作動の原
因が、電源層及び接地層とパッケージの底面に形成され
た外部接続用端子との接続ラインのインダクタンスが以
外に大きいことにあるという知見を得た。
【0008】即ち、該接続ラインのインダクタンスの上
昇が、高速動作時に極めて大きなノイズを発生する原因
となり、誤動作が生じ易くなるのである。上記のように
外部接続端子を多数形成したパッケージにおいては、そ
の底面の限られた面積の中で信号層、接地層及び絶縁層
から外部接続用端子に電気的接続をとるスルーホールの
径を小さくせざるを得ず、これにより上記のように誤作
動を招く結果となる。
昇が、高速動作時に極めて大きなノイズを発生する原因
となり、誤動作が生じ易くなるのである。上記のように
外部接続端子を多数形成したパッケージにおいては、そ
の底面の限られた面積の中で信号層、接地層及び絶縁層
から外部接続用端子に電気的接続をとるスルーホールの
径を小さくせざるを得ず、これにより上記のように誤作
動を招く結果となる。
【0009】上記のBGA・PGA等の面実装タイプの
パッケージにおいての問題は、半導体素子の高密度化に
対応すべく、実際に、パッケージの底面に形成する外部
接続用端子の数を増加した場合に初めて得られたもので
ある。
パッケージにおいての問題は、半導体素子の高密度化に
対応すべく、実際に、パッケージの底面に形成する外部
接続用端子の数を増加した場合に初めて得られたもので
ある。
【0010】そこで、かかる点について更に検討した結
果、電源層及び接地層とパッケージ底面に形成される外
部接続用端子との接続を該パッケージの側面を経由して
行うことにより、搭載する半導体素子の高密度化に対応
して信号層の外部接続用端子が増大した場合でも、電源
層及び接地層の外部接続用端子との接続配線の断面積を
大きくとることができるため、インダクタンスを十分小
さく確保でき、その結果、半導体素子の動作時のノイズ
を大幅に低減得ることを見い出し、本発明を完成するに
至った。
果、電源層及び接地層とパッケージ底面に形成される外
部接続用端子との接続を該パッケージの側面を経由して
行うことにより、搭載する半導体素子の高密度化に対応
して信号層の外部接続用端子が増大した場合でも、電源
層及び接地層の外部接続用端子との接続配線の断面積を
大きくとることができるため、インダクタンスを十分小
さく確保でき、その結果、半導体素子の動作時のノイズ
を大幅に低減得ることを見い出し、本発明を完成するに
至った。
【0011】以下、添付図面に従って本発明を詳しく説
明するが、本発明はこれらの添付図面に限定されるもの
ではない。
明するが、本発明はこれらの添付図面に限定されるもの
ではない。
【0012】図1及び図2は、本発明のパッケージの代
表的な態様を示す概略図である。
表的な態様を示す概略図である。
【0013】尚、図1において、(1)はパッケージの
断面図を(2)は(1)のパッケージをA方向からみた
側面図であり、図2において(1)はBGA、(2)は
PGAの態様を示す。
断面図を(2)は(1)のパッケージをA方向からみた
側面図であり、図2において(1)はBGA、(2)は
PGAの態様を示す。
【0014】本発明のパッケージは、信号層6に絶縁層
7を介して面状の接地層5Aおよび/または電源層5B
が積層されたパッケージであって、該パッケージの外部
接続用端子10が形成され、該外部接続用端子10に
は、上記信号層6、接地層5A及び電源層5Bが接続さ
れてなり、且つ上記接地層5Aまたは電源層5Bはパッ
ケージの側面を経由して該外部接続用端子10へ接続し
てなるものである。
7を介して面状の接地層5Aおよび/または電源層5B
が積層されたパッケージであって、該パッケージの外部
接続用端子10が形成され、該外部接続用端子10に
は、上記信号層6、接地層5A及び電源層5Bが接続さ
れてなり、且つ上記接地層5Aまたは電源層5Bはパッ
ケージの側面を経由して該外部接続用端子10へ接続し
てなるものである。
【0015】本発明において、信号層6の形成は、面実
装タイプのパッケージにおいて公知の形成態様が特に制
限なく採用される。例えば、図1に示すように、半導体
素子が搭載されるダイアタッチ基材8の表面に、必要に
より絶縁層7を介して信号層6のパターンを形成する態
様、図2に示すように、接地層5A或いは電源層5Bに
絶縁層7を介して信号層6のパターンを形成する態様が
一般的である。該信号層6のパターンは、半導体素子1
を搭載する空間を形成し、且つ該空間部の周囲に内部リ
ード接続用の端子を露出して形成するように枠状に形成
される。
装タイプのパッケージにおいて公知の形成態様が特に制
限なく採用される。例えば、図1に示すように、半導体
素子が搭載されるダイアタッチ基材8の表面に、必要に
より絶縁層7を介して信号層6のパターンを形成する態
様、図2に示すように、接地層5A或いは電源層5Bに
絶縁層7を介して信号層6のパターンを形成する態様が
一般的である。該信号層6のパターンは、半導体素子1
を搭載する空間を形成し、且つ該空間部の周囲に内部リ
ード接続用の端子を露出して形成するように枠状に形成
される。
【0016】上記パターンの形成方法は、銅、銀等の金
属粉を導電性物質とする厚膜導体ペーストを硬化して形
成する態様、高融点ペーストを焼結させてメタライズ層
を形成する態様、銅等の金属リードフレームを絶縁性接
着剤によって接着する態様等が挙げられる。尚、上記絶
縁層7を該絶縁性接着剤によって構成しても良い。
属粉を導電性物質とする厚膜導体ペーストを硬化して形
成する態様、高融点ペーストを焼結させてメタライズ層
を形成する態様、銅等の金属リードフレームを絶縁性接
着剤によって接着する態様等が挙げられる。尚、上記絶
縁層7を該絶縁性接着剤によって構成しても良い。
【0017】また、本発明において、接地層5A及び電
源層5Bは上記信号層6と同様に、半導体素子1を搭載
する空間を形成し、且つ該空間部の周囲に内部リード接
続用端子を形成する領域(以下、内部リード領域とい
う)を露出して形成するように枠状に形成される。この
場合、該内部リード領域を囲み、他の層と絶縁層7を介
して積層される枠状の領域は、可及的に欠損部のない面
状とすることが、絶縁層7を介して積層される接地層5
Aと電源層5Bとの間に大容量のデカップリングコンデ
ンサーを形成し、ノイズの発生を更に低減することがで
きるため好ましい。一般に、かかる構成において、比誘
電率3以上の絶縁層を用いて厚みを10〜100μmと
することにより、1nF以上のデカップリングコンデン
サーを容易に形成することができ、ノイズ低減に効果を
発揮する。
源層5Bは上記信号層6と同様に、半導体素子1を搭載
する空間を形成し、且つ該空間部の周囲に内部リード接
続用端子を形成する領域(以下、内部リード領域とい
う)を露出して形成するように枠状に形成される。この
場合、該内部リード領域を囲み、他の層と絶縁層7を介
して積層される枠状の領域は、可及的に欠損部のない面
状とすることが、絶縁層7を介して積層される接地層5
Aと電源層5Bとの間に大容量のデカップリングコンデ
ンサーを形成し、ノイズの発生を更に低減することがで
きるため好ましい。一般に、かかる構成において、比誘
電率3以上の絶縁層を用いて厚みを10〜100μmと
することにより、1nF以上のデカップリングコンデン
サーを容易に形成することができ、ノイズ低減に効果を
発揮する。
【0018】上記接地層5A及び電源層5Bの形成方法
は特に制限されない。一般には、信号層6に絶縁層7を
介して上記層を形成する金属板を順次積層することによ
って形成する態様が挙げられる。上記金属板の材質は特
に制限されないが、一般には、銅、アルミニウム、モリ
ブデン、タングステン等の純金属、あるいはこれらの合
金、表面処理された金属等が使用できる。合金では鉄系
合金の42アロイ、コバール(商品名)、低熱膨張率コ
バール、Cu−W等が挙げられる。また、該接地層及び
電源層の形成は、前記信号層の形成において挙げられた
厚膜ペースト、メタライズ等によって行うこともでき
る。
は特に制限されない。一般には、信号層6に絶縁層7を
介して上記層を形成する金属板を順次積層することによ
って形成する態様が挙げられる。上記金属板の材質は特
に制限されないが、一般には、銅、アルミニウム、モリ
ブデン、タングステン等の純金属、あるいはこれらの合
金、表面処理された金属等が使用できる。合金では鉄系
合金の42アロイ、コバール(商品名)、低熱膨張率コ
バール、Cu−W等が挙げられる。また、該接地層及び
電源層の形成は、前記信号層の形成において挙げられた
厚膜ペースト、メタライズ等によって行うこともでき
る。
【0019】尚、本発明の態様を示す上記図において、
接地層5Aと電源層5Bの位置は特に制限されず、図に
示す順序と逆であっても良い。また、接地層5A及び電
源層5Bは単層に限らず、少なくとも一方を複層形成し
ても良い。
接地層5Aと電源層5Bの位置は特に制限されず、図に
示す順序と逆であっても良い。また、接地層5A及び電
源層5Bは単層に限らず、少なくとも一方を複層形成し
ても良い。
【0020】本発明の上記構成において、信号層6、接
地層5A及び電源層5Bの間に存在せしめる絶縁層7は
公知の材質、構造が特に制限なく採用される。一般に
は、樹脂、セラミック、ガラス等を用いることができ
る。その中でも絶縁性が良好で且つ低熱膨張率の窒化ア
ルミニウム、アルミナ、ムライト、炭化珪素、窒化珪素
などのセラミックが好適である。また、この場合、前記
各層との接合方法は、その材質に応じて適宜決定すれば
良い。例えば、セラミックよりなる絶縁層7に高融点金
属によって前記信号層6、接地層5A及び電源層5Bの
何れかを形成する場合は、その間の接合をコファイヤー
によって行うのが一般的である。また、該信号層6、接
地層5A及び電源層5Bの何れかを金属板によって構成
する場合は、上記絶縁層7として接着性の樹脂を使用す
るか、或いは接着剤を介して絶縁層7を接合することが
できる。更に、該信号層6、接地層5A及び電源層5B
の何れかを厚膜導体ペーストによって形成する場合は、
上記絶縁層7の表面に印刷等の手段によってパターニン
グした後、硬化することにより、接合を行うことができ
る。
地層5A及び電源層5Bの間に存在せしめる絶縁層7は
公知の材質、構造が特に制限なく採用される。一般に
は、樹脂、セラミック、ガラス等を用いることができ
る。その中でも絶縁性が良好で且つ低熱膨張率の窒化ア
ルミニウム、アルミナ、ムライト、炭化珪素、窒化珪素
などのセラミックが好適である。また、この場合、前記
各層との接合方法は、その材質に応じて適宜決定すれば
良い。例えば、セラミックよりなる絶縁層7に高融点金
属によって前記信号層6、接地層5A及び電源層5Bの
何れかを形成する場合は、その間の接合をコファイヤー
によって行うのが一般的である。また、該信号層6、接
地層5A及び電源層5Bの何れかを金属板によって構成
する場合は、上記絶縁層7として接着性の樹脂を使用す
るか、或いは接着剤を介して絶縁層7を接合することが
できる。更に、該信号層6、接地層5A及び電源層5B
の何れかを厚膜導体ペーストによって形成する場合は、
上記絶縁層7の表面に印刷等の手段によってパターニン
グした後、硬化することにより、接合を行うことができ
る。
【0021】また、本発明を実際に実装する際に、半導
体素子とパッケージ及びパッケージとプリント配線基板
のように熱膨張率が異なるものの接合においては接合後
に熱膨張率の違いから上記の異なる熱膨張率の接合部及
びパッケージ内部の層に剥離が生じ易い。これを緩和さ
せるために、上記絶縁層7として、シリコーン樹脂、フ
ッ素ゴムあるいはこれらの化合物、或いはこれらの混合
物などの柔らかい緩衝材を使用することにより剥離が生
じ難くなり、好適である。
体素子とパッケージ及びパッケージとプリント配線基板
のように熱膨張率が異なるものの接合においては接合後
に熱膨張率の違いから上記の異なる熱膨張率の接合部及
びパッケージ内部の層に剥離が生じ易い。これを緩和さ
せるために、上記絶縁層7として、シリコーン樹脂、フ
ッ素ゴムあるいはこれらの化合物、或いはこれらの混合
物などの柔らかい緩衝材を使用することにより剥離が生
じ難くなり、好適である。
【0022】本発明のパッケージにおいて、半導体素子
1を搭載するための空間部が形成されるが、該空間部の
底を形成するため、一般にはダイアタッチ基材8が設け
られる。
1を搭載するための空間部が形成されるが、該空間部の
底を形成するため、一般にはダイアタッチ基材8が設け
られる。
【0023】上記ダイアタッチ基材8の材質は、公知の
材質が特に制限なく使用し得る。例えば、セラミック、
樹脂、金属、ガラス等を一つもしくは二つ以上組み合わ
せた形態でもよい。とりわけ熱伝導率が比較的高いセラ
ミックや金属は放熱性の点から好ましい。上記セラミッ
クとしては、窒化アルミニウム、アルミナ、炭化珪素、
窒化珪素が挙げられる。また、上記金属としては、例え
ば、Cu、Al、W、Mo等の純金属、或いはこれらの
合金、表面処理された金属等が使用できる。樹脂であっ
ても金属、セラミック等のフィラーを混入した物は放熱
性が上がるので好ましい。
材質が特に制限なく使用し得る。例えば、セラミック、
樹脂、金属、ガラス等を一つもしくは二つ以上組み合わ
せた形態でもよい。とりわけ熱伝導率が比較的高いセラ
ミックや金属は放熱性の点から好ましい。上記セラミッ
クとしては、窒化アルミニウム、アルミナ、炭化珪素、
窒化珪素が挙げられる。また、上記金属としては、例え
ば、Cu、Al、W、Mo等の純金属、或いはこれらの
合金、表面処理された金属等が使用できる。樹脂であっ
ても金属、セラミック等のフィラーを混入した物は放熱
性が上がるので好ましい。
【0024】熱伝導率が低い基材でも、該ダイアタッチ
基材8の構造として放熱フィンを取り付けた構造を採用
することにより、放熱性を上げることができるので好適
である。上記取り付ける放熱フィンの材質、形態及び取
り付け方法は公知の方法が特に制限なく採用される。
基材8の構造として放熱フィンを取り付けた構造を採用
することにより、放熱性を上げることができるので好適
である。上記取り付ける放熱フィンの材質、形態及び取
り付け方法は公知の方法が特に制限なく採用される。
【0025】また、上記具体的に例示したダイアタッチ
基材8の材質のうち、更に、低熱膨張率の特性を有する
ものが、半導体素子1を該ダイアタッチ基材8へ接着
後、該基材8の反りが小さいこと、また、−65〜+1
50℃でのヒートサイクル後の半導体素子1と該基材の
接着強度も初期強度と比べて低下を減少し得る点より好
適である。
基材8の材質のうち、更に、低熱膨張率の特性を有する
ものが、半導体素子1を該ダイアタッチ基材8へ接着
後、該基材8の反りが小さいこと、また、−65〜+1
50℃でのヒートサイクル後の半導体素子1と該基材の
接着強度も初期強度と比べて低下を減少し得る点より好
適である。
【0026】低熱膨張率とは、熱膨張率が半導体素子に
近いもので、熱膨張率が室温〜400℃までで10×1
0ー6/℃以下のものである。上記低熱膨張率基材として
は、例えば、セラミックである窒化アルミニウム、アル
ミナ、炭化珪素、窒化珪素、ムライト等や、金属である
Mo、Mn、W等の純金属やその合金、例えばMo−M
n、Cu−W、鉄系合金の42アロイ、コバールや低熱
膨張率コバールまた低熱膨張率のガラス、例えばホウ珪
酸ガラス、ホウ珪酸鉛ガラス等が挙げられる。
近いもので、熱膨張率が室温〜400℃までで10×1
0ー6/℃以下のものである。上記低熱膨張率基材として
は、例えば、セラミックである窒化アルミニウム、アル
ミナ、炭化珪素、窒化珪素、ムライト等や、金属である
Mo、Mn、W等の純金属やその合金、例えばMo−M
n、Cu−W、鉄系合金の42アロイ、コバールや低熱
膨張率コバールまた低熱膨張率のガラス、例えばホウ珪
酸ガラス、ホウ珪酸鉛ガラス等が挙げられる。
【0027】また、これらを二つ以上組み合わせて複合
化した形態でも良い。例えば、CuとMoを接合しクラ
ッド化した構造、セラミックと金属を接合した構造な
ど、その組合せ方、接合方法などに何等制約されない。
化した形態でも良い。例えば、CuとMoを接合しクラ
ッド化した構造、セラミックと金属を接合した構造な
ど、その組合せ方、接合方法などに何等制約されない。
【0028】また、熱膨張率が室温〜400℃で10×
10-6より大きな材質よりなるダイアタッチ基材8であ
っても半導体素子1を接着するための接着剤として弾性
率の小さいシリコーン樹脂、フッ素ゴムなどのゴム状弾
性体或いはフッ素樹脂などを用いれば、接着後基材の反
りや−65〜150℃のヒートサイクル後の接着強度の
低下も少なくより好ましい。
10-6より大きな材質よりなるダイアタッチ基材8であ
っても半導体素子1を接着するための接着剤として弾性
率の小さいシリコーン樹脂、フッ素ゴムなどのゴム状弾
性体或いはフッ素樹脂などを用いれば、接着後基材の反
りや−65〜150℃のヒートサイクル後の接着強度の
低下も少なくより好ましい。
【0029】また、図には示されていないが、接地層5
Aまたは電源層5Bを板状体で構成し、これによりダイ
アタッチ基材8の機能を兼ねることも可能である。
Aまたは電源層5Bを板状体で構成し、これによりダイ
アタッチ基材8の機能を兼ねることも可能である。
【0030】本発明において、外部接続用端子10を形
成するパッケージの底面は、該パッケージをプリント配
線板等に実装する際、接続面となる面であり、信号層6
側に位置する面をいう。
成するパッケージの底面は、該パッケージをプリント配
線板等に実装する際、接続面となる面であり、信号層6
側に位置する面をいう。
【0031】上記パッケージの底面には、外部接続用端
子10が形成される。該外部接続用端子10は、図1に
示されるように半田ボール等の低融点の導電性物質より
なるボールによって構成する態様、図2の(2)に示す
ように、銅、42アロイ、コバール(商品名)等の金属
ピンによって構成する態様などによって形成することが
一般的である。尚、外部接続用端子10の数は、信号層
6の配線の数、接地層5A、電源5B層の端子の数によ
って適宜決定すれば良い。また、配列も特に制限され
ず、パッケージの底面の形状に応じて適宜決定される。
子10が形成される。該外部接続用端子10は、図1に
示されるように半田ボール等の低融点の導電性物質より
なるボールによって構成する態様、図2の(2)に示す
ように、銅、42アロイ、コバール(商品名)等の金属
ピンによって構成する態様などによって形成することが
一般的である。尚、外部接続用端子10の数は、信号層
6の配線の数、接地層5A、電源5B層の端子の数によ
って適宜決定すれば良い。また、配列も特に制限され
ず、パッケージの底面の形状に応じて適宜決定される。
【0032】本発明において、信号層6の上記外部接続
用端子10への接続は、公知の手段が特に制限なく採用
される。例えば、図1に示すように、ダイアタッチ8等
の絶縁層を貫通するスルーホールを設け、これに導体ペ
ーストの硬化体等の導電物質を充填するか、該スルーホ
ールにメッキを施して導通スルーホール9を形成するこ
とによって行うことができる。また、図2に示すよう
に、パッケージの底面に直接信号層6を形成する場合に
は、該信号層6の配線の端子に該外部接続用端子10を
直接形成すれば良い。
用端子10への接続は、公知の手段が特に制限なく採用
される。例えば、図1に示すように、ダイアタッチ8等
の絶縁層を貫通するスルーホールを設け、これに導体ペ
ーストの硬化体等の導電物質を充填するか、該スルーホ
ールにメッキを施して導通スルーホール9を形成するこ
とによって行うことができる。また、図2に示すよう
に、パッケージの底面に直接信号層6を形成する場合に
は、該信号層6の配線の端子に該外部接続用端子10を
直接形成すれば良い。
【0033】本発明の最大の特徴は、前記接地層5A及
び電源層5Bと外部接続端子10との接続をパッケージ
の側面を経由して行うことにある。即ち、かかる接続手
段を採用することにより、信号層の配線の数が増加した
場合でも、該接地層5A及び電源層5Bと外部接続端子
10との接続配線の断面積を十分大きく確保して形成す
ることができ、これにより、該接続配線部分のインダク
タンスを小さくすることができる。これは、接地層5A
及び電源層5Bから外部接続端子10への接続を微細な
導通スルーホール9を介さず行える利点を持つ。更に、
該接続配線を微細リードで形成した場合、接続本数を任
意に設定することで、パッケージの接地及び電源のイン
ダクタンスを容易に調節する事が可能となる。
び電源層5Bと外部接続端子10との接続をパッケージ
の側面を経由して行うことにある。即ち、かかる接続手
段を採用することにより、信号層の配線の数が増加した
場合でも、該接地層5A及び電源層5Bと外部接続端子
10との接続配線の断面積を十分大きく確保して形成す
ることができ、これにより、該接続配線部分のインダク
タンスを小さくすることができる。これは、接地層5A
及び電源層5Bから外部接続端子10への接続を微細な
導通スルーホール9を介さず行える利点を持つ。更に、
該接続配線を微細リードで形成した場合、接続本数を任
意に設定することで、パッケージの接地及び電源のイン
ダクタンスを容易に調節する事が可能となる。
【0034】上記接地層5A及び電源層5Bと外部接続
端子10との接続をパッケージの側面を経由して行う態
様は、特に制限されないが、図1〜2に示すように、接
地層5A及び電源層5Bの周辺に1箇所以上、好ましく
は4箇所以上の金属リードよりなる接続配線を設け、パ
ッケージの外部接続用端子10に接続する態様が一般的
である。また、他の手段として、該金属リードに代えて
導体ペーストによりパッケージ側面に配線を形成態様も
採用することができる。
端子10との接続をパッケージの側面を経由して行う態
様は、特に制限されないが、図1〜2に示すように、接
地層5A及び電源層5Bの周辺に1箇所以上、好ましく
は4箇所以上の金属リードよりなる接続配線を設け、パ
ッケージの外部接続用端子10に接続する態様が一般的
である。また、他の手段として、該金属リードに代えて
導体ペーストによりパッケージ側面に配線を形成態様も
採用することができる。
【0035】上記何れの態様にあっても、接続配線は、
トータルのインダクタンスが1nH以下、好ましくは
0.5nH以下となるように、材質、断面積を決定する
ことが好ましい。
トータルのインダクタンスが1nH以下、好ましくは
0.5nH以下となるように、材質、断面積を決定する
ことが好ましい。
【0036】本発明のパッケージにおいて、他の構造は
公知のパッケージの構造が特に制限なく採用することが
できる。例えば、半導体素子1と信号層6、接地層5A
及び電源層5Bとの電気的接続は、ワイヤーボンディン
グ2によって行うことができる。あるいは、内部リード
領域の配列を工夫することでTAB接続、フリップチッ
プ接続を行っても差し支えない。また、半導体素子を搭
載後の封止は、図1に示すように、封止剤層4を介して
キャップ3を封着する態様、図2に示すように封止用樹
脂11をパッケージ内の空間に充填する態様等によって
行われる。
公知のパッケージの構造が特に制限なく採用することが
できる。例えば、半導体素子1と信号層6、接地層5A
及び電源層5Bとの電気的接続は、ワイヤーボンディン
グ2によって行うことができる。あるいは、内部リード
領域の配列を工夫することでTAB接続、フリップチッ
プ接続を行っても差し支えない。また、半導体素子を搭
載後の封止は、図1に示すように、封止剤層4を介して
キャップ3を封着する態様、図2に示すように封止用樹
脂11をパッケージ内の空間に充填する態様等によって
行われる。
【0037】
【発明の効果】以上のように本発明パッケージによれ
ば、信号層、接地層、電源層を多層とし、接地層及び電
源層をパッケージの側面を経由して外部接続端子に接続
することによって、電源層及び接地層のインダクタンス
を従来のパッケージよりも更に小さくすることができ
る。また、接地層及び電源層を多層とする事で大容量の
デカップリングコンデンサーが形成され、電源電位が安
定化される。
ば、信号層、接地層、電源層を多層とし、接地層及び電
源層をパッケージの側面を経由して外部接続端子に接続
することによって、電源層及び接地層のインダクタンス
を従来のパッケージよりも更に小さくすることができ
る。また、接地層及び電源層を多層とする事で大容量の
デカップリングコンデンサーが形成され、電源電位が安
定化される。
【0038】従って、半導体素子の高速動作時における
を搭載する場合において、電源及び接地間に電位の変動
が生じにくくなり、ノイズの発生を効果的に抑止できる
メリットがある。
を搭載する場合において、電源及び接地間に電位の変動
が生じにくくなり、ノイズの発生を効果的に抑止できる
メリットがある。
【0039】
【実施例】以下、本発明を更に具体的に説明するため、
実施例を示すが、本発明はこれらの実施例に限定される
ものではない。
実施例を示すが、本発明はこれらの実施例に限定される
ものではない。
【0040】尚、下記の実施例及び比較例で作製したパ
ッケージは全て外形40mm、外部接続用端子数は26
8ピンもしくはボールでその内、電源用・接地用外部接
続用端子数は各々50ずつとした。
ッケージは全て外形40mm、外部接続用端子数は26
8ピンもしくはボールでその内、電源用・接地用外部接
続用端子数は各々50ずつとした。
【0041】実施例1 図1(1)の構造を持つパッケージを作成した。構成は
ダイアタッチ基材8をガラスエポキシ樹脂系基材とし、
基材には信号層6を接合し、信号層6はCuで片面一層
の配線層を形成した。また、該基材8にはスルーホール
を設け、スルーホール中にCuペーストを充填し、該ペ
ーストを硬化することで導通スルーホール9を形成し
た。更に半導体素子1が搭載される裏面に半田ボール1
0を形成した。
ダイアタッチ基材8をガラスエポキシ樹脂系基材とし、
基材には信号層6を接合し、信号層6はCuで片面一層
の配線層を形成した。また、該基材8にはスルーホール
を設け、スルーホール中にCuペーストを充填し、該ペ
ーストを硬化することで導通スルーホール9を形成し
た。更に半導体素子1が搭載される裏面に半田ボール1
0を形成した。
【0042】そして、信号層6と接地層5Aはシリコー
ン樹脂系の接着剤を用いて接合し、更に、接地層5Aと
電源層5Bとを同じようにシリコーン樹脂系の接着剤で
接合した。 また、図1の構造において接地層5A及び
電源層5Bを無酸素銅とし、接地層5A及び電源層5B
用外部リード5’はリード幅0.2mm、厚みを0.1
mmとした。接地層5A及び電源層5B用外部リード
5’の本数はおのおの20本とした。
ン樹脂系の接着剤を用いて接合し、更に、接地層5Aと
電源層5Bとを同じようにシリコーン樹脂系の接着剤で
接合した。 また、図1の構造において接地層5A及び
電源層5Bを無酸素銅とし、接地層5A及び電源層5B
用外部リード5’はリード幅0.2mm、厚みを0.1
mmとした。接地層5A及び電源層5B用外部リード
5’の本数はおのおの20本とした。
【0043】更に信号層6及び接地層5A及び電源層5
Bの内部リード領域にはAgメッキを施した。
Bの内部リード領域にはAgメッキを施した。
【0044】また、外部リード5’は信号層6上の接地
及び電源用配線に高温半田(Pb/Sn=9/1)によ
って接合し、該信号層上配線を外部接続用端子10に接
続した。外部接続用端子10は低融点半田(Pb/Sn
=4/6)ボールを接続した。
及び電源用配線に高温半田(Pb/Sn=9/1)によ
って接合し、該信号層上配線を外部接続用端子10に接
続した。外部接続用端子10は低融点半田(Pb/Sn
=4/6)ボールを接続した。
【0045】このパッケージについて電源層及び接地層
のインダクタンスを測定したところ50MHzで0.5
nHであった。
のインダクタンスを測定したところ50MHzで0.5
nHであった。
【0046】実施例2 図1(1)の構造を持つパッケージを作成した。構成は
ダイアタッチ基材8を低熱膨張率エポキシ樹脂系基材と
し、基材には信号層6を接合し、信号層6はCuで片面
一層の配線層を形成した。また、該基材8にはスルーホ
ールを設け、スルーホール中にCuメッキを施し導通ス
ルーホール9を形成した。更に半導体素子1が搭載され
る裏面に半田ボール10を形成した。
ダイアタッチ基材8を低熱膨張率エポキシ樹脂系基材と
し、基材には信号層6を接合し、信号層6はCuで片面
一層の配線層を形成した。また、該基材8にはスルーホ
ールを設け、スルーホール中にCuメッキを施し導通ス
ルーホール9を形成した。更に半導体素子1が搭載され
る裏面に半田ボール10を形成した。
【0047】又、図1(1)の構造において接地層5A
及び電源層5BをAl−1%Si系合金でクラッド化し
た42アロイ材とした。そして接地層5A及び電源層5
B用外部リード5’はリード幅0.2mm、リード厚み
を0.1mmとした。接地層5A及び電源層5B用外部
リード5’の本数はおのおの20本とした。
及び電源層5BをAl−1%Si系合金でクラッド化し
た42アロイ材とした。そして接地層5A及び電源層5
B用外部リード5’はリード幅0.2mm、リード厚み
を0.1mmとした。接地層5A及び電源層5B用外部
リード5’の本数はおのおの20本とした。
【0048】そして、信号層6と接地層5Aはシリコー
ン樹脂系の接着剤を用いて接合し、更に、接地層5Aと
電源層5Bとを同じようにシリコーン樹脂系の接着剤で
接合した。
ン樹脂系の接着剤を用いて接合し、更に、接地層5Aと
電源層5Bとを同じようにシリコーン樹脂系の接着剤で
接合した。
【0049】また信号層6の内部リード領域にはNi/
Auメッキを施し、接地層5Aと電源層5Bの内部リー
ド領域には表面処理を施さなかった。
Auメッキを施し、接地層5Aと電源層5Bの内部リー
ド領域には表面処理を施さなかった。
【0050】このパッケージについて電源層及び接地層
のインダクタンスを測定したところ50MHzで0.5
nHであった。
のインダクタンスを測定したところ50MHzで0.5
nHであった。
【0051】実施例3 図2(2)の構造のパッケージを作成した。構成はダイ
アタッチ基材8を窒化アルミニウム、接地層5Aと電源
層5BはCu板(EFTEC(商品名))とし、該電源
層5BのCu板と窒化アルミニウム及び該接地層5Aの
Cu板と該電源層5BのCu板はシリコーン樹脂系接着
剤を用いて接合した。そして、信号層用基材をアルミナ
とし、信号用配線はW(タングステン)内層配線及びW
ビアを施したものを用いた。そして、信号層6と接地層
5Aをシリコーンゴムを用いて接着した。
アタッチ基材8を窒化アルミニウム、接地層5Aと電源
層5BはCu板(EFTEC(商品名))とし、該電源
層5BのCu板と窒化アルミニウム及び該接地層5Aの
Cu板と該電源層5BのCu板はシリコーン樹脂系接着
剤を用いて接合した。そして、信号層用基材をアルミナ
とし、信号用配線はW(タングステン)内層配線及びW
ビアを施したものを用いた。そして、信号層6と接地層
5Aをシリコーンゴムを用いて接着した。
【0052】このパッケージに於いて、接地層5A及び
電源層5B用外部リード5’はリード幅1.0mm、リ
ード厚みを0.1mmとした。そして、接地層5A及び
電源層5B用外部リード5’の本数をおのおの10本と
した。
電源層5B用外部リード5’はリード幅1.0mm、リ
ード厚みを0.1mmとした。そして、接地層5A及び
電源層5B用外部リード5’の本数をおのおの10本と
した。
【0053】そして該外部リード5’と外部接続用端子
10の金属ピンはエポキシ系銀ペーストで接続した。ま
た、信号層6と外部接続用端子10の金属ピンは銀ろう
を用いて接続した。そして信号層6、接地層5A及び電
源層5Bの内部リード領域にはNi/Auメッキを施し
た。
10の金属ピンはエポキシ系銀ペーストで接続した。ま
た、信号層6と外部接続用端子10の金属ピンは銀ろう
を用いて接続した。そして信号層6、接地層5A及び電
源層5Bの内部リード領域にはNi/Auメッキを施し
た。
【0054】このパッケージについて電源層及び接地層
のインダクタンスを測定したところ50MHzで0.3
nHであった。
のインダクタンスを測定したところ50MHzで0.3
nHであった。
【0055】実施例4 図2(1)の構造を持つパッケージを作成した。構成は
ダイアタッチ基材8を窒化アルミニウムとし、電源層及
び接地層層はAl−1%Si系合金でクラッド化したコ
バール材とし、窒化アルミニウムと電源層5B及び接地
層5Aと電源層5Bはシリコーン樹脂系接着剤を用いて
接合した。
ダイアタッチ基材8を窒化アルミニウムとし、電源層及
び接地層層はAl−1%Si系合金でクラッド化したコ
バール材とし、窒化アルミニウムと電源層5B及び接地
層5Aと電源層5Bはシリコーン樹脂系接着剤を用いて
接合した。
【0056】そして信号層用基材はBTレジン系のプリ
ント多層配線基板を用いた。そして信号層6と接地層5
Aをシリコーン樹脂系接着剤で接合した。
ント多層配線基板を用いた。そして信号層6と接地層5
Aをシリコーン樹脂系接着剤で接合した。
【0057】このパッケージにおいて、接地層5A及び
電源層5B用外部リード5’はリード幅0.2mm、リ
ード厚みを0.1mmとした。そして、接地層5A及び
電源層5B用外部リード5’の本数をおのおの20本と
した。
電源層5B用外部リード5’はリード幅0.2mm、リ
ード厚みを0.1mmとした。そして、接地層5A及び
電源層5B用外部リード5’の本数をおのおの20本と
した。
【0058】そして、信号層6の内部リード領域にはA
gメッキを施し、接地層5A及び電源層5Bには表面処
理を施さなかった。
gメッキを施し、接地層5A及び電源層5Bには表面処
理を施さなかった。
【0059】このパッケージについて電源層及び接地層
のインダクタンスを測定したところ50MHzで0.5
nHであった。
のインダクタンスを測定したところ50MHzで0.5
nHであった。
【0060】比較例1 内層に電源層及び接地層の接続配線を有する図3のよう
なPGAを作成した。主材質をアルミナとし、配線用金
属はWで、コファイア法にて作成した。又、内部リード
部及び外部接続用端子部にはNi/Auメッキを施し
た。このパッケージについてインダクタンスを測定した
ところ50MHzで1.2nHであった。
なPGAを作成した。主材質をアルミナとし、配線用金
属はWで、コファイア法にて作成した。又、内部リード
部及び外部接続用端子部にはNi/Auメッキを施し
た。このパッケージについてインダクタンスを測定した
ところ50MHzで1.2nHであった。
【0061】また、上記各実施例のパッケージは、高速
動作の半導体素子を搭載した場合、上記インダクタンス
の減少により、内部にスルーホールを設けて電源層、接
地層と外部接続用端子との接続を行った比較例のパッケ
ージに比べてノイズを20%以上低下させることができ
た。
動作の半導体素子を搭載した場合、上記インダクタンス
の減少により、内部にスルーホールを設けて電源層、接
地層と外部接続用端子との接続を行った比較例のパッケ
ージに比べてノイズを20%以上低下させることができ
た。
【図1】本発明のパッケージの代表的な実施態様を示す
BGAの断面図と側面図
BGAの断面図と側面図
【図2】本発明のパッケージの代表的な他の実施例を示
す断面図
す断面図
【図3】従来の一般的な面実装タイプのパッケージの断
面図
面図
1 半導体素子 2 ワイヤーボンディング 3 キャップ 4 封止剤層 5A 接地層 5B 電源層 5’ 接地層或いは電源層用外部リード 6 信号層 7 絶縁層 8 ダイアタッチ基材 9 導通スルーホール 10 外部接続用端子 11 封止用樹脂
Claims (1)
- 【請求項1】 信号層に接地層と電源層とが絶縁層を介
して積層されたパッケージであって、該パッケージの底
面には外部接続用端子が形成され、該外部接続用端子に
は上記信号層、接地層及び電源層が接続されてなり、且
つ上記外部接続用端子と接地層及び電源層との接続は、
該接地層及び電源層からパッケージの側面を経由して成
されたことを特徴とする半導体素子搭載用パッケージ。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31068094A JPH08167674A (ja) | 1994-12-14 | 1994-12-14 | 半導体素子搭載用パッケージ |
US08/527,225 US5665473A (en) | 1994-09-16 | 1995-09-12 | Package for mounting a semiconductor device |
EP95114553A EP0702408A3 (en) | 1994-09-16 | 1995-09-15 | Package for mounting a semiconductor device |
KR1019950030396A KR960012388A (ko) | 1994-09-16 | 1995-09-15 | 반도체 소자 장착용 패키지 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31068094A JPH08167674A (ja) | 1994-12-14 | 1994-12-14 | 半導体素子搭載用パッケージ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08167674A true JPH08167674A (ja) | 1996-06-25 |
Family
ID=18008166
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31068094A Pending JPH08167674A (ja) | 1994-09-16 | 1994-12-14 | 半導体素子搭載用パッケージ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH08167674A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999013509A1 (en) * | 1997-09-09 | 1999-03-18 | Hitachi, Ltd. | Semiconductor device |
JP2008047771A (ja) * | 2006-08-18 | 2008-02-28 | National Institute Of Advanced Industrial & Technology | 半導体装置 |
-
1994
- 1994-12-14 JP JP31068094A patent/JPH08167674A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999013509A1 (en) * | 1997-09-09 | 1999-03-18 | Hitachi, Ltd. | Semiconductor device |
JP2008047771A (ja) * | 2006-08-18 | 2008-02-28 | National Institute Of Advanced Industrial & Technology | 半導体装置 |
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