JPH08167674A - 半導体素子搭載用パッケージ - Google Patents
半導体素子搭載用パッケージInfo
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- JPH08167674A JPH08167674A JP31068094A JP31068094A JPH08167674A JP H08167674 A JPH08167674 A JP H08167674A JP 31068094 A JP31068094 A JP 31068094A JP 31068094 A JP31068094 A JP 31068094A JP H08167674 A JPH08167674 A JP H08167674A
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L2224/49105—Connecting at different heights
- H01L2224/49109—Connecting at different heights outside the semiconductor or solid-state body
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 電源層及び接地層と外部接続用端子間ののイ
ンダクタンスを抑え、高速動作時における電源層及び接
地層間の電位変動により発生するノイズを効果的に防止
することができる面実装タイプのパッケージを提供す
る。 【構成】 信号層６に絶縁層７を介して面状の接地層５
Ａおよび／または電源層５Ｂが積層されたパッケージで
あって、該パッケージの外部接続用端子１０が形成さ
れ、該外部接続用端子１０には、上記信号層６、接地層
５Ａ及び電源層５Ｂが接続されてなり、且つ上記接地層
５Ａまたは電源層５Ｂはパッケージの側面を経由する接
続配線によって該外部接続用端子１０へ接続してなるパ
ッケージである。
ンダクタンスを抑え、高速動作時における電源層及び接
地層間の電位変動により発生するノイズを効果的に防止
することができる面実装タイプのパッケージを提供す
る。 【構成】 信号層６に絶縁層７を介して面状の接地層５
Ａおよび／または電源層５Ｂが積層されたパッケージで
あって、該パッケージの外部接続用端子１０が形成さ
れ、該外部接続用端子１０には、上記信号層６、接地層
５Ａ及び電源層５Ｂが接続されてなり、且つ上記接地層
５Ａまたは電源層５Ｂはパッケージの側面を経由する接
続配線によって該外部接続用端子１０へ接続してなるパ
ッケージである。
Description
【０００１】
【産業上の利用分野】本発明は、高速動作用の半導体素
子を搭載する場合に特に有効な、面実装タイプの半導体
素子塔載用パッケージ（以下、単に「パッケージ」とも
いう）の新規な構造に関するものである。詳しくは、電
源層及び接地層と外部接続用端子間ののインダクタンス
を抑え、高速動作時における電源層及び接地層間の電位
変動により発生するノイズを効果的に防止することがで
きるパッケージである。
子を搭載する場合に特に有効な、面実装タイプの半導体
素子塔載用パッケージ（以下、単に「パッケージ」とも
いう）の新規な構造に関するものである。詳しくは、電
源層及び接地層と外部接続用端子間ののインダクタンス
を抑え、高速動作時における電源層及び接地層間の電位
変動により発生するノイズを効果的に防止することがで
きるパッケージである。
【０００２】
【従来の技術】パッケージに搭載される半導体素子は、
高速動作・高集積化が進み、これに伴って該半導体素子
を搭載するパッケージの形態も、半導体素子の性能を十
分発揮できるように種々改良されている。
高速動作・高集積化が進み、これに伴って該半導体素子
を搭載するパッケージの形態も、半導体素子の性能を十
分発揮できるように種々改良されている。
【０００３】この中で、外部接続用端子をパッケージの
底面に形成した、ＰＧＡ（ピングリッドアレイ）、ＢＧ
Ａ（ボールグリッドアレイ）などの面実装タイプのパッ
ケージは、リードフレームから外部接続用端子を外部リ
ードにより側面に取り出す側部実装タイプのＱＦＰ（ク
ワッドフラットパッケージ）に対して、半導体素子入出
力端子からパッケージの外部接続用端子までの信号・電
源層及び接地層用電気経路が短くなるため電気的に有利
になる点、特にＢＧＡについては他の電子部品と一緒に
プリント配線基板へ一括リフロー実装が容易に行える点
から、現在種々の開発が進んでいる。
底面に形成した、ＰＧＡ（ピングリッドアレイ）、ＢＧ
Ａ（ボールグリッドアレイ）などの面実装タイプのパッ
ケージは、リードフレームから外部接続用端子を外部リ
ードにより側面に取り出す側部実装タイプのＱＦＰ（ク
ワッドフラットパッケージ）に対して、半導体素子入出
力端子からパッケージの外部接続用端子までの信号・電
源層及び接地層用電気経路が短くなるため電気的に有利
になる点、特にＢＧＡについては他の電子部品と一緒に
プリント配線基板へ一括リフロー実装が容易に行える点
から、現在種々の開発が進んでいる。
【０００４】例えば、図３は従来より提案されているパ
ッケージの代表的な構造の概略を示す断面図である。即
ち、図３は従来のＰＧＡを示すものであり、図におい
て、ダイアタッチ基材８に絶縁層７を介して、順次、接
地層５Ａ、電源層５Ｂ及び信号層（多層）６が積層さ
れ、また、内部に導通スルーホール９を設けて構成され
ている。また、上記パッケージの底面には、導体よりな
るボールによって構成される外部接続用端子１０が存在
する。そして、接地層５Ａ、電源層５Ｂ及び信号層６
は、パッケージ内部に設けられた導通スルーホール９を
経由して該外部接続用端子１０に接続されている。
ッケージの代表的な構造の概略を示す断面図である。即
ち、図３は従来のＰＧＡを示すものであり、図におい
て、ダイアタッチ基材８に絶縁層７を介して、順次、接
地層５Ａ、電源層５Ｂ及び信号層（多層）６が積層さ
れ、また、内部に導通スルーホール９を設けて構成され
ている。また、上記パッケージの底面には、導体よりな
るボールによって構成される外部接続用端子１０が存在
する。そして、接地層５Ａ、電源層５Ｂ及び信号層６
は、パッケージ内部に設けられた導通スルーホール９を
経由して該外部接続用端子１０に接続されている。
【０００５】
【発明が解決しようとする課題】しかしながら、近年、
搭載される半導体素子が高速・高密度されると共に、パ
ッケージ自体の小型化も加わり、これらのパッケージに
求められる電気特性は、更に厳しいものとなり、従来よ
り提案されているＢＧＡやＰＧＡ等の面実装タイプのパ
ッケージにおいても種々の問題点が生じている。
搭載される半導体素子が高速・高密度されると共に、パ
ッケージ自体の小型化も加わり、これらのパッケージに
求められる電気特性は、更に厳しいものとなり、従来よ
り提案されているＢＧＡやＰＧＡ等の面実装タイプのパ
ッケージにおいても種々の問題点が生じている。
【０００６】例えば、ＭＨｚ、ＧＨｚ帯で動作するよう
な高速動作の半導体素子を搭載して使用した場合、高速
動作時において下記に示すようなメカニズムで誤動作が
発生するという問題がある。特に、上記外部接続用端子
の数が増加した場合に上記現象が多発する。
な高速動作の半導体素子を搭載して使用した場合、高速
動作時において下記に示すようなメカニズムで誤動作が
発生するという問題がある。特に、上記外部接続用端子
の数が増加した場合に上記現象が多発する。
【０００７】
【課題を解決するための手段】本発明者らは、上記課題
を解決すべく鋭意研究を重ねた結果、上記の誤作動の原
因が、電源層及び接地層とパッケージの底面に形成され
た外部接続用端子との接続ラインのインダクタンスが以
外に大きいことにあるという知見を得た。
を解決すべく鋭意研究を重ねた結果、上記の誤作動の原
因が、電源層及び接地層とパッケージの底面に形成され
た外部接続用端子との接続ラインのインダクタンスが以
外に大きいことにあるという知見を得た。
【０００８】即ち、該接続ラインのインダクタンスの上
昇が、高速動作時に極めて大きなノイズを発生する原因
となり、誤動作が生じ易くなるのである。上記のように
外部接続端子を多数形成したパッケージにおいては、そ
の底面の限られた面積の中で信号層、接地層及び絶縁層
から外部接続用端子に電気的接続をとるスルーホールの
径を小さくせざるを得ず、これにより上記のように誤作
動を招く結果となる。
昇が、高速動作時に極めて大きなノイズを発生する原因
となり、誤動作が生じ易くなるのである。上記のように
外部接続端子を多数形成したパッケージにおいては、そ
の底面の限られた面積の中で信号層、接地層及び絶縁層
から外部接続用端子に電気的接続をとるスルーホールの
径を小さくせざるを得ず、これにより上記のように誤作
動を招く結果となる。
【０００９】上記のＢＧＡ・ＰＧＡ等の面実装タイプの
パッケージにおいての問題は、半導体素子の高密度化に
対応すべく、実際に、パッケージの底面に形成する外部
接続用端子の数を増加した場合に初めて得られたもので
ある。
パッケージにおいての問題は、半導体素子の高密度化に
対応すべく、実際に、パッケージの底面に形成する外部
接続用端子の数を増加した場合に初めて得られたもので
ある。
【００１０】そこで、かかる点について更に検討した結
果、電源層及び接地層とパッケージ底面に形成される外
部接続用端子との接続を該パッケージの側面を経由して
行うことにより、搭載する半導体素子の高密度化に対応
して信号層の外部接続用端子が増大した場合でも、電源
層及び接地層の外部接続用端子との接続配線の断面積を
大きくとることができるため、インダクタンスを十分小
さく確保でき、その結果、半導体素子の動作時のノイズ
を大幅に低減得ることを見い出し、本発明を完成するに
至った。
果、電源層及び接地層とパッケージ底面に形成される外
部接続用端子との接続を該パッケージの側面を経由して
行うことにより、搭載する半導体素子の高密度化に対応
して信号層の外部接続用端子が増大した場合でも、電源
層及び接地層の外部接続用端子との接続配線の断面積を
大きくとることができるため、インダクタンスを十分小
さく確保でき、その結果、半導体素子の動作時のノイズ
を大幅に低減得ることを見い出し、本発明を完成するに
至った。
【００１１】以下、添付図面に従って本発明を詳しく説
明するが、本発明はこれらの添付図面に限定されるもの
ではない。
明するが、本発明はこれらの添付図面に限定されるもの
ではない。
【００１２】図１及び図２は、本発明のパッケージの代
表的な態様を示す概略図である。
表的な態様を示す概略図である。
【００１３】尚、図１において、（１）はパッケージの
断面図を（２）は（１）のパッケージをＡ方向からみた
側面図であり、図２において（１）はＢＧＡ、（２）は
ＰＧＡの態様を示す。
断面図を（２）は（１）のパッケージをＡ方向からみた
側面図であり、図２において（１）はＢＧＡ、（２）は
ＰＧＡの態様を示す。
【００１４】本発明のパッケージは、信号層６に絶縁層
７を介して面状の接地層５Ａおよび／または電源層５Ｂ
が積層されたパッケージであって、該パッケージの外部
接続用端子１０が形成され、該外部接続用端子１０に
は、上記信号層６、接地層５Ａ及び電源層５Ｂが接続さ
れてなり、且つ上記接地層５Ａまたは電源層５Ｂはパッ
ケージの側面を経由して該外部接続用端子１０へ接続し
てなるものである。
７を介して面状の接地層５Ａおよび／または電源層５Ｂ
が積層されたパッケージであって、該パッケージの外部
接続用端子１０が形成され、該外部接続用端子１０に
は、上記信号層６、接地層５Ａ及び電源層５Ｂが接続さ
れてなり、且つ上記接地層５Ａまたは電源層５Ｂはパッ
ケージの側面を経由して該外部接続用端子１０へ接続し
てなるものである。
【００１５】本発明において、信号層６の形成は、面実
装タイプのパッケージにおいて公知の形成態様が特に制
限なく採用される。例えば、図１に示すように、半導体
素子が搭載されるダイアタッチ基材８の表面に、必要に
より絶縁層７を介して信号層６のパターンを形成する態
様、図２に示すように、接地層５Ａ或いは電源層５Ｂに
絶縁層７を介して信号層６のパターンを形成する態様が
一般的である。該信号層６のパターンは、半導体素子１
を搭載する空間を形成し、且つ該空間部の周囲に内部リ
ード接続用の端子を露出して形成するように枠状に形成
される。
装タイプのパッケージにおいて公知の形成態様が特に制
限なく採用される。例えば、図１に示すように、半導体
素子が搭載されるダイアタッチ基材８の表面に、必要に
より絶縁層７を介して信号層６のパターンを形成する態
様、図２に示すように、接地層５Ａ或いは電源層５Ｂに
絶縁層７を介して信号層６のパターンを形成する態様が
一般的である。該信号層６のパターンは、半導体素子１
を搭載する空間を形成し、且つ該空間部の周囲に内部リ
ード接続用の端子を露出して形成するように枠状に形成
される。
【００１６】上記パターンの形成方法は、銅、銀等の金
属粉を導電性物質とする厚膜導体ペーストを硬化して形
成する態様、高融点ペーストを焼結させてメタライズ層
を形成する態様、銅等の金属リードフレームを絶縁性接
着剤によって接着する態様等が挙げられる。尚、上記絶
縁層７を該絶縁性接着剤によって構成しても良い。
属粉を導電性物質とする厚膜導体ペーストを硬化して形
成する態様、高融点ペーストを焼結させてメタライズ層
を形成する態様、銅等の金属リードフレームを絶縁性接
着剤によって接着する態様等が挙げられる。尚、上記絶
縁層７を該絶縁性接着剤によって構成しても良い。
【００１７】また、本発明において、接地層５Ａ及び電
源層５Ｂは上記信号層６と同様に、半導体素子１を搭載
する空間を形成し、且つ該空間部の周囲に内部リード接
続用端子を形成する領域（以下、内部リード領域とい
う）を露出して形成するように枠状に形成される。この
場合、該内部リード領域を囲み、他の層と絶縁層７を介
して積層される枠状の領域は、可及的に欠損部のない面
状とすることが、絶縁層７を介して積層される接地層５
Ａと電源層５Ｂとの間に大容量のデカップリングコンデ
ンサーを形成し、ノイズの発生を更に低減することがで
きるため好ましい。一般に、かかる構成において、比誘
電率３以上の絶縁層を用いて厚みを１０〜１００μｍと
することにより、１ｎＦ以上のデカップリングコンデン
サーを容易に形成することができ、ノイズ低減に効果を
発揮する。
源層５Ｂは上記信号層６と同様に、半導体素子１を搭載
する空間を形成し、且つ該空間部の周囲に内部リード接
続用端子を形成する領域（以下、内部リード領域とい
う）を露出して形成するように枠状に形成される。この
場合、該内部リード領域を囲み、他の層と絶縁層７を介
して積層される枠状の領域は、可及的に欠損部のない面
状とすることが、絶縁層７を介して積層される接地層５
Ａと電源層５Ｂとの間に大容量のデカップリングコンデ
ンサーを形成し、ノイズの発生を更に低減することがで
きるため好ましい。一般に、かかる構成において、比誘
電率３以上の絶縁層を用いて厚みを１０〜１００μｍと
することにより、１ｎＦ以上のデカップリングコンデン
サーを容易に形成することができ、ノイズ低減に効果を
発揮する。
【００１８】上記接地層５Ａ及び電源層５Ｂの形成方法
は特に制限されない。一般には、信号層６に絶縁層７を
介して上記層を形成する金属板を順次積層することによ
って形成する態様が挙げられる。上記金属板の材質は特
に制限されないが、一般には、銅、アルミニウム、モリ
ブデン、タングステン等の純金属、あるいはこれらの合
金、表面処理された金属等が使用できる。合金では鉄系
合金の４２アロイ、コバール（商品名）、低熱膨張率コ
バール、Ｃｕ−Ｗ等が挙げられる。また、該接地層及び
電源層の形成は、前記信号層の形成において挙げられた
厚膜ペースト、メタライズ等によって行うこともでき
る。
は特に制限されない。一般には、信号層６に絶縁層７を
介して上記層を形成する金属板を順次積層することによ
って形成する態様が挙げられる。上記金属板の材質は特
に制限されないが、一般には、銅、アルミニウム、モリ
ブデン、タングステン等の純金属、あるいはこれらの合
金、表面処理された金属等が使用できる。合金では鉄系
合金の４２アロイ、コバール（商品名）、低熱膨張率コ
バール、Ｃｕ−Ｗ等が挙げられる。また、該接地層及び
電源層の形成は、前記信号層の形成において挙げられた
厚膜ペースト、メタライズ等によって行うこともでき
る。
【００１９】尚、本発明の態様を示す上記図において、
接地層５Ａと電源層５Ｂの位置は特に制限されず、図に
示す順序と逆であっても良い。また、接地層５Ａ及び電
源層５Ｂは単層に限らず、少なくとも一方を複層形成し
ても良い。
接地層５Ａと電源層５Ｂの位置は特に制限されず、図に
示す順序と逆であっても良い。また、接地層５Ａ及び電
源層５Ｂは単層に限らず、少なくとも一方を複層形成し
ても良い。
【００２０】本発明の上記構成において、信号層６、接
地層５Ａ及び電源層５Ｂの間に存在せしめる絶縁層７は
公知の材質、構造が特に制限なく採用される。一般に
は、樹脂、セラミック、ガラス等を用いることができ
る。その中でも絶縁性が良好で且つ低熱膨張率の窒化ア
ルミニウム、アルミナ、ムライト、炭化珪素、窒化珪素
などのセラミックが好適である。また、この場合、前記
各層との接合方法は、その材質に応じて適宜決定すれば
良い。例えば、セラミックよりなる絶縁層７に高融点金
属によって前記信号層６、接地層５Ａ及び電源層５Ｂの
何れかを形成する場合は、その間の接合をコファイヤー
によって行うのが一般的である。また、該信号層６、接
地層５Ａ及び電源層５Ｂの何れかを金属板によって構成
する場合は、上記絶縁層７として接着性の樹脂を使用す
るか、或いは接着剤を介して絶縁層７を接合することが
できる。更に、該信号層６、接地層５Ａ及び電源層５Ｂ
の何れかを厚膜導体ペーストによって形成する場合は、
上記絶縁層７の表面に印刷等の手段によってパターニン
グした後、硬化することにより、接合を行うことができ
る。
地層５Ａ及び電源層５Ｂの間に存在せしめる絶縁層７は
公知の材質、構造が特に制限なく採用される。一般に
は、樹脂、セラミック、ガラス等を用いることができ
る。その中でも絶縁性が良好で且つ低熱膨張率の窒化ア
ルミニウム、アルミナ、ムライト、炭化珪素、窒化珪素
などのセラミックが好適である。また、この場合、前記
各層との接合方法は、その材質に応じて適宜決定すれば
良い。例えば、セラミックよりなる絶縁層７に高融点金
属によって前記信号層６、接地層５Ａ及び電源層５Ｂの
何れかを形成する場合は、その間の接合をコファイヤー
によって行うのが一般的である。また、該信号層６、接
地層５Ａ及び電源層５Ｂの何れかを金属板によって構成
する場合は、上記絶縁層７として接着性の樹脂を使用す
るか、或いは接着剤を介して絶縁層７を接合することが
できる。更に、該信号層６、接地層５Ａ及び電源層５Ｂ
の何れかを厚膜導体ペーストによって形成する場合は、
上記絶縁層７の表面に印刷等の手段によってパターニン
グした後、硬化することにより、接合を行うことができ
る。
【００２１】また、本発明を実際に実装する際に、半導
体素子とパッケージ及びパッケージとプリント配線基板
のように熱膨張率が異なるものの接合においては接合後
に熱膨張率の違いから上記の異なる熱膨張率の接合部及
びパッケージ内部の層に剥離が生じ易い。これを緩和さ
せるために、上記絶縁層７として、シリコーン樹脂、フ
ッ素ゴムあるいはこれらの化合物、或いはこれらの混合
物などの柔らかい緩衝材を使用することにより剥離が生
じ難くなり、好適である。
体素子とパッケージ及びパッケージとプリント配線基板
のように熱膨張率が異なるものの接合においては接合後
に熱膨張率の違いから上記の異なる熱膨張率の接合部及
びパッケージ内部の層に剥離が生じ易い。これを緩和さ
せるために、上記絶縁層７として、シリコーン樹脂、フ
ッ素ゴムあるいはこれらの化合物、或いはこれらの混合
物などの柔らかい緩衝材を使用することにより剥離が生
じ難くなり、好適である。
【００２２】本発明のパッケージにおいて、半導体素子
１を搭載するための空間部が形成されるが、該空間部の
底を形成するため、一般にはダイアタッチ基材８が設け
られる。
１を搭載するための空間部が形成されるが、該空間部の
底を形成するため、一般にはダイアタッチ基材８が設け
られる。
【００２３】上記ダイアタッチ基材８の材質は、公知の
材質が特に制限なく使用し得る。例えば、セラミック、
樹脂、金属、ガラス等を一つもしくは二つ以上組み合わ
せた形態でもよい。とりわけ熱伝導率が比較的高いセラ
ミックや金属は放熱性の点から好ましい。上記セラミッ
クとしては、窒化アルミニウム、アルミナ、炭化珪素、
窒化珪素が挙げられる。また、上記金属としては、例え
ば、Ｃｕ、Ａｌ、Ｗ、Ｍｏ等の純金属、或いはこれらの
合金、表面処理された金属等が使用できる。樹脂であっ
ても金属、セラミック等のフィラーを混入した物は放熱
性が上がるので好ましい。
材質が特に制限なく使用し得る。例えば、セラミック、
樹脂、金属、ガラス等を一つもしくは二つ以上組み合わ
せた形態でもよい。とりわけ熱伝導率が比較的高いセラ
ミックや金属は放熱性の点から好ましい。上記セラミッ
クとしては、窒化アルミニウム、アルミナ、炭化珪素、
窒化珪素が挙げられる。また、上記金属としては、例え
ば、Ｃｕ、Ａｌ、Ｗ、Ｍｏ等の純金属、或いはこれらの
合金、表面処理された金属等が使用できる。樹脂であっ
ても金属、セラミック等のフィラーを混入した物は放熱
性が上がるので好ましい。
【００２４】熱伝導率が低い基材でも、該ダイアタッチ
基材８の構造として放熱フィンを取り付けた構造を採用
することにより、放熱性を上げることができるので好適
である。上記取り付ける放熱フィンの材質、形態及び取
り付け方法は公知の方法が特に制限なく採用される。
基材８の構造として放熱フィンを取り付けた構造を採用
することにより、放熱性を上げることができるので好適
である。上記取り付ける放熱フィンの材質、形態及び取
り付け方法は公知の方法が特に制限なく採用される。
【００２５】また、上記具体的に例示したダイアタッチ
基材８の材質のうち、更に、低熱膨張率の特性を有する
ものが、半導体素子１を該ダイアタッチ基材８へ接着
後、該基材８の反りが小さいこと、また、−６５〜＋１
５０℃でのヒートサイクル後の半導体素子１と該基材の
接着強度も初期強度と比べて低下を減少し得る点より好
適である。
基材８の材質のうち、更に、低熱膨張率の特性を有する
ものが、半導体素子１を該ダイアタッチ基材８へ接着
後、該基材８の反りが小さいこと、また、−６５〜＋１
５０℃でのヒートサイクル後の半導体素子１と該基材の
接着強度も初期強度と比べて低下を減少し得る点より好
適である。
【００２６】低熱膨張率とは、熱膨張率が半導体素子に
近いもので、熱膨張率が室温〜４００℃までで１０×１
０ー6／℃以下のものである。上記低熱膨張率基材として
は、例えば、セラミックである窒化アルミニウム、アル
ミナ、炭化珪素、窒化珪素、ムライト等や、金属である
Ｍｏ、Ｍｎ、Ｗ等の純金属やその合金、例えばＭｏ−Ｍ
ｎ、Ｃｕ−Ｗ、鉄系合金の４２アロイ、コバールや低熱
膨張率コバールまた低熱膨張率のガラス、例えばホウ珪
酸ガラス、ホウ珪酸鉛ガラス等が挙げられる。
近いもので、熱膨張率が室温〜４００℃までで１０×１
０ー6／℃以下のものである。上記低熱膨張率基材として
は、例えば、セラミックである窒化アルミニウム、アル
ミナ、炭化珪素、窒化珪素、ムライト等や、金属である
Ｍｏ、Ｍｎ、Ｗ等の純金属やその合金、例えばＭｏ−Ｍ
ｎ、Ｃｕ−Ｗ、鉄系合金の４２アロイ、コバールや低熱
膨張率コバールまた低熱膨張率のガラス、例えばホウ珪
酸ガラス、ホウ珪酸鉛ガラス等が挙げられる。
【００２７】また、これらを二つ以上組み合わせて複合
化した形態でも良い。例えば、ＣｕとＭｏを接合しクラ
ッド化した構造、セラミックと金属を接合した構造な
ど、その組合せ方、接合方法などに何等制約されない。
化した形態でも良い。例えば、ＣｕとＭｏを接合しクラ
ッド化した構造、セラミックと金属を接合した構造な
ど、その組合せ方、接合方法などに何等制約されない。
【００２８】また、熱膨張率が室温〜４００℃で１０×
１０-6より大きな材質よりなるダイアタッチ基材８であ
っても半導体素子１を接着するための接着剤として弾性
率の小さいシリコーン樹脂、フッ素ゴムなどのゴム状弾
性体或いはフッ素樹脂などを用いれば、接着後基材の反
りや−６５〜１５０℃のヒートサイクル後の接着強度の
低下も少なくより好ましい。
１０-6より大きな材質よりなるダイアタッチ基材８であ
っても半導体素子１を接着するための接着剤として弾性
率の小さいシリコーン樹脂、フッ素ゴムなどのゴム状弾
性体或いはフッ素樹脂などを用いれば、接着後基材の反
りや−６５〜１５０℃のヒートサイクル後の接着強度の
低下も少なくより好ましい。
【００２９】また、図には示されていないが、接地層５
Ａまたは電源層５Ｂを板状体で構成し、これによりダイ
アタッチ基材８の機能を兼ねることも可能である。
Ａまたは電源層５Ｂを板状体で構成し、これによりダイ
アタッチ基材８の機能を兼ねることも可能である。
【００３０】本発明において、外部接続用端子１０を形
成するパッケージの底面は、該パッケージをプリント配
線板等に実装する際、接続面となる面であり、信号層６
側に位置する面をいう。
成するパッケージの底面は、該パッケージをプリント配
線板等に実装する際、接続面となる面であり、信号層６
側に位置する面をいう。
【００３１】上記パッケージの底面には、外部接続用端
子１０が形成される。該外部接続用端子１０は、図１に
示されるように半田ボール等の低融点の導電性物質より
なるボールによって構成する態様、図２の（２）に示す
ように、銅、４２アロイ、コバール（商品名）等の金属
ピンによって構成する態様などによって形成することが
一般的である。尚、外部接続用端子１０の数は、信号層
６の配線の数、接地層５Ａ、電源５Ｂ層の端子の数によ
って適宜決定すれば良い。また、配列も特に制限され
ず、パッケージの底面の形状に応じて適宜決定される。
子１０が形成される。該外部接続用端子１０は、図１に
示されるように半田ボール等の低融点の導電性物質より
なるボールによって構成する態様、図２の（２）に示す
ように、銅、４２アロイ、コバール（商品名）等の金属
ピンによって構成する態様などによって形成することが
一般的である。尚、外部接続用端子１０の数は、信号層
６の配線の数、接地層５Ａ、電源５Ｂ層の端子の数によ
って適宜決定すれば良い。また、配列も特に制限され
ず、パッケージの底面の形状に応じて適宜決定される。
【００３２】本発明において、信号層６の上記外部接続
用端子１０への接続は、公知の手段が特に制限なく採用
される。例えば、図１に示すように、ダイアタッチ８等
の絶縁層を貫通するスルーホールを設け、これに導体ペ
ーストの硬化体等の導電物質を充填するか、該スルーホ
ールにメッキを施して導通スルーホール９を形成するこ
とによって行うことができる。また、図２に示すよう
に、パッケージの底面に直接信号層６を形成する場合に
は、該信号層６の配線の端子に該外部接続用端子１０を
直接形成すれば良い。
用端子１０への接続は、公知の手段が特に制限なく採用
される。例えば、図１に示すように、ダイアタッチ８等
の絶縁層を貫通するスルーホールを設け、これに導体ペ
ーストの硬化体等の導電物質を充填するか、該スルーホ
ールにメッキを施して導通スルーホール９を形成するこ
とによって行うことができる。また、図２に示すよう
に、パッケージの底面に直接信号層６を形成する場合に
は、該信号層６の配線の端子に該外部接続用端子１０を
直接形成すれば良い。
【００３３】本発明の最大の特徴は、前記接地層５Ａ及
び電源層５Ｂと外部接続端子１０との接続をパッケージ
の側面を経由して行うことにある。即ち、かかる接続手
段を採用することにより、信号層の配線の数が増加した
場合でも、該接地層５Ａ及び電源層５Ｂと外部接続端子
１０との接続配線の断面積を十分大きく確保して形成す
ることができ、これにより、該接続配線部分のインダク
タンスを小さくすることができる。これは、接地層５Ａ
及び電源層５Ｂから外部接続端子１０への接続を微細な
導通スルーホール９を介さず行える利点を持つ。更に、
該接続配線を微細リードで形成した場合、接続本数を任
意に設定することで、パッケージの接地及び電源のイン
ダクタンスを容易に調節する事が可能となる。
び電源層５Ｂと外部接続端子１０との接続をパッケージ
の側面を経由して行うことにある。即ち、かかる接続手
段を採用することにより、信号層の配線の数が増加した
場合でも、該接地層５Ａ及び電源層５Ｂと外部接続端子
１０との接続配線の断面積を十分大きく確保して形成す
ることができ、これにより、該接続配線部分のインダク
タンスを小さくすることができる。これは、接地層５Ａ
及び電源層５Ｂから外部接続端子１０への接続を微細な
導通スルーホール９を介さず行える利点を持つ。更に、
該接続配線を微細リードで形成した場合、接続本数を任
意に設定することで、パッケージの接地及び電源のイン
ダクタンスを容易に調節する事が可能となる。
【００３４】上記接地層５Ａ及び電源層５Ｂと外部接続
端子１０との接続をパッケージの側面を経由して行う態
様は、特に制限されないが、図１〜２に示すように、接
地層５Ａ及び電源層５Ｂの周辺に１箇所以上、好ましく
は４箇所以上の金属リードよりなる接続配線を設け、パ
ッケージの外部接続用端子１０に接続する態様が一般的
である。また、他の手段として、該金属リードに代えて
導体ペーストによりパッケージ側面に配線を形成態様も
採用することができる。
端子１０との接続をパッケージの側面を経由して行う態
様は、特に制限されないが、図１〜２に示すように、接
地層５Ａ及び電源層５Ｂの周辺に１箇所以上、好ましく
は４箇所以上の金属リードよりなる接続配線を設け、パ
ッケージの外部接続用端子１０に接続する態様が一般的
である。また、他の手段として、該金属リードに代えて
導体ペーストによりパッケージ側面に配線を形成態様も
採用することができる。
【００３５】上記何れの態様にあっても、接続配線は、
トータルのインダクタンスが１ｎＨ以下、好ましくは
０．５ｎＨ以下となるように、材質、断面積を決定する
ことが好ましい。
トータルのインダクタンスが１ｎＨ以下、好ましくは
０．５ｎＨ以下となるように、材質、断面積を決定する
ことが好ましい。
【００３６】本発明のパッケージにおいて、他の構造は
公知のパッケージの構造が特に制限なく採用することが
できる。例えば、半導体素子１と信号層６、接地層５Ａ
及び電源層５Ｂとの電気的接続は、ワイヤーボンディン
グ２によって行うことができる。あるいは、内部リード
領域の配列を工夫することでＴＡＢ接続、フリップチッ
プ接続を行っても差し支えない。また、半導体素子を搭
載後の封止は、図１に示すように、封止剤層４を介して
キャップ３を封着する態様、図２に示すように封止用樹
脂１１をパッケージ内の空間に充填する態様等によって
行われる。
公知のパッケージの構造が特に制限なく採用することが
できる。例えば、半導体素子１と信号層６、接地層５Ａ
及び電源層５Ｂとの電気的接続は、ワイヤーボンディン
グ２によって行うことができる。あるいは、内部リード
領域の配列を工夫することでＴＡＢ接続、フリップチッ
プ接続を行っても差し支えない。また、半導体素子を搭
載後の封止は、図１に示すように、封止剤層４を介して
キャップ３を封着する態様、図２に示すように封止用樹
脂１１をパッケージ内の空間に充填する態様等によって
行われる。
【００３７】
【発明の効果】以上のように本発明パッケージによれ
ば、信号層、接地層、電源層を多層とし、接地層及び電
源層をパッケージの側面を経由して外部接続端子に接続
することによって、電源層及び接地層のインダクタンス
を従来のパッケージよりも更に小さくすることができ
る。また、接地層及び電源層を多層とする事で大容量の
デカップリングコンデンサーが形成され、電源電位が安
定化される。
ば、信号層、接地層、電源層を多層とし、接地層及び電
源層をパッケージの側面を経由して外部接続端子に接続
することによって、電源層及び接地層のインダクタンス
を従来のパッケージよりも更に小さくすることができ
る。また、接地層及び電源層を多層とする事で大容量の
デカップリングコンデンサーが形成され、電源電位が安
定化される。
【００３８】従って、半導体素子の高速動作時における
を搭載する場合において、電源及び接地間に電位の変動
が生じにくくなり、ノイズの発生を効果的に抑止できる
メリットがある。
を搭載する場合において、電源及び接地間に電位の変動
が生じにくくなり、ノイズの発生を効果的に抑止できる
メリットがある。
【００３９】
【実施例】以下、本発明を更に具体的に説明するため、
実施例を示すが、本発明はこれらの実施例に限定される
ものではない。
実施例を示すが、本発明はこれらの実施例に限定される
ものではない。
【００４０】尚、下記の実施例及び比較例で作製したパ
ッケージは全て外形４０ｍｍ、外部接続用端子数は２６
８ピンもしくはボールでその内、電源用・接地用外部接
続用端子数は各々５０ずつとした。
ッケージは全て外形４０ｍｍ、外部接続用端子数は２６
８ピンもしくはボールでその内、電源用・接地用外部接
続用端子数は各々５０ずつとした。
【００４１】実施例１ 図１（１）の構造を持つパッケージを作成した。構成は
ダイアタッチ基材８をガラスエポキシ樹脂系基材とし、
基材には信号層６を接合し、信号層６はＣｕで片面一層
の配線層を形成した。また、該基材８にはスルーホール
を設け、スルーホール中にＣｕペーストを充填し、該ペ
ーストを硬化することで導通スルーホール９を形成し
た。更に半導体素子１が搭載される裏面に半田ボール１
０を形成した。
ダイアタッチ基材８をガラスエポキシ樹脂系基材とし、
基材には信号層６を接合し、信号層６はＣｕで片面一層
の配線層を形成した。また、該基材８にはスルーホール
を設け、スルーホール中にＣｕペーストを充填し、該ペ
ーストを硬化することで導通スルーホール９を形成し
た。更に半導体素子１が搭載される裏面に半田ボール１
０を形成した。
【００４２】そして、信号層６と接地層５Ａはシリコー
ン樹脂系の接着剤を用いて接合し、更に、接地層５Ａと
電源層５Ｂとを同じようにシリコーン樹脂系の接着剤で
接合した。 また、図１の構造において接地層５Ａ及び
電源層５Ｂを無酸素銅とし、接地層５Ａ及び電源層５Ｂ
用外部リード５’はリード幅０．２ｍｍ、厚みを０．１
ｍｍとした。接地層５Ａ及び電源層５Ｂ用外部リード
５’の本数はおのおの２０本とした。
ン樹脂系の接着剤を用いて接合し、更に、接地層５Ａと
電源層５Ｂとを同じようにシリコーン樹脂系の接着剤で
接合した。 また、図１の構造において接地層５Ａ及び
電源層５Ｂを無酸素銅とし、接地層５Ａ及び電源層５Ｂ
用外部リード５’はリード幅０．２ｍｍ、厚みを０．１
ｍｍとした。接地層５Ａ及び電源層５Ｂ用外部リード
５’の本数はおのおの２０本とした。
【００４３】更に信号層６及び接地層５Ａ及び電源層５
Ｂの内部リード領域にはＡｇメッキを施した。
Ｂの内部リード領域にはＡｇメッキを施した。
【００４４】また、外部リード５’は信号層６上の接地
及び電源用配線に高温半田（Ｐｂ／Ｓｎ＝９／１）によ
って接合し、該信号層上配線を外部接続用端子１０に接
続した。外部接続用端子１０は低融点半田（Ｐｂ／Ｓｎ
＝４／６）ボールを接続した。
及び電源用配線に高温半田（Ｐｂ／Ｓｎ＝９／１）によ
って接合し、該信号層上配線を外部接続用端子１０に接
続した。外部接続用端子１０は低融点半田（Ｐｂ／Ｓｎ
＝４／６）ボールを接続した。
【００４５】このパッケージについて電源層及び接地層
のインダクタンスを測定したところ５０ＭＨｚで０．５
ｎＨであった。
のインダクタンスを測定したところ５０ＭＨｚで０．５
ｎＨであった。
【００４６】実施例２ 図１（１）の構造を持つパッケージを作成した。構成は
ダイアタッチ基材８を低熱膨張率エポキシ樹脂系基材と
し、基材には信号層６を接合し、信号層６はＣｕで片面
一層の配線層を形成した。また、該基材８にはスルーホ
ールを設け、スルーホール中にＣｕメッキを施し導通ス
ルーホール９を形成した。更に半導体素子１が搭載され
る裏面に半田ボール１０を形成した。
ダイアタッチ基材８を低熱膨張率エポキシ樹脂系基材と
し、基材には信号層６を接合し、信号層６はＣｕで片面
一層の配線層を形成した。また、該基材８にはスルーホ
ールを設け、スルーホール中にＣｕメッキを施し導通ス
ルーホール９を形成した。更に半導体素子１が搭載され
る裏面に半田ボール１０を形成した。
【００４７】又、図１（１）の構造において接地層５Ａ
及び電源層５ＢをＡｌ−１％Ｓｉ系合金でクラッド化し
た４２アロイ材とした。そして接地層５Ａ及び電源層５
Ｂ用外部リード５’はリード幅０．２ｍｍ、リード厚み
を０．１ｍｍとした。接地層５Ａ及び電源層５Ｂ用外部
リード５’の本数はおのおの２０本とした。
及び電源層５ＢをＡｌ−１％Ｓｉ系合金でクラッド化し
た４２アロイ材とした。そして接地層５Ａ及び電源層５
Ｂ用外部リード５’はリード幅０．２ｍｍ、リード厚み
を０．１ｍｍとした。接地層５Ａ及び電源層５Ｂ用外部
リード５’の本数はおのおの２０本とした。
【００４８】そして、信号層６と接地層５Ａはシリコー
ン樹脂系の接着剤を用いて接合し、更に、接地層５Ａと
電源層５Ｂとを同じようにシリコーン樹脂系の接着剤で
接合した。
ン樹脂系の接着剤を用いて接合し、更に、接地層５Ａと
電源層５Ｂとを同じようにシリコーン樹脂系の接着剤で
接合した。
【００４９】また信号層６の内部リード領域にはＮｉ／
Ａｕメッキを施し、接地層５Ａと電源層５Ｂの内部リー
ド領域には表面処理を施さなかった。
Ａｕメッキを施し、接地層５Ａと電源層５Ｂの内部リー
ド領域には表面処理を施さなかった。
【００５０】このパッケージについて電源層及び接地層
のインダクタンスを測定したところ５０ＭＨｚで０．５
ｎＨであった。
のインダクタンスを測定したところ５０ＭＨｚで０．５
ｎＨであった。
【００５１】実施例３ 図２（２）の構造のパッケージを作成した。構成はダイ
アタッチ基材８を窒化アルミニウム、接地層５Ａと電源
層５ＢはＣｕ板（ＥＦＴＥＣ（商品名））とし、該電源
層５ＢのＣｕ板と窒化アルミニウム及び該接地層５Ａの
Ｃｕ板と該電源層５ＢのＣｕ板はシリコーン樹脂系接着
剤を用いて接合した。そして、信号層用基材をアルミナ
とし、信号用配線はＷ（タングステン）内層配線及びＷ
ビアを施したものを用いた。そして、信号層６と接地層
５Ａをシリコーンゴムを用いて接着した。
アタッチ基材８を窒化アルミニウム、接地層５Ａと電源
層５ＢはＣｕ板（ＥＦＴＥＣ（商品名））とし、該電源
層５ＢのＣｕ板と窒化アルミニウム及び該接地層５Ａの
Ｃｕ板と該電源層５ＢのＣｕ板はシリコーン樹脂系接着
剤を用いて接合した。そして、信号層用基材をアルミナ
とし、信号用配線はＷ（タングステン）内層配線及びＷ
ビアを施したものを用いた。そして、信号層６と接地層
５Ａをシリコーンゴムを用いて接着した。
【００５２】このパッケージに於いて、接地層５Ａ及び
電源層５Ｂ用外部リード５’はリード幅１．０ｍｍ、リ
ード厚みを０．１ｍｍとした。そして、接地層５Ａ及び
電源層５Ｂ用外部リード５’の本数をおのおの１０本と
した。
電源層５Ｂ用外部リード５’はリード幅１．０ｍｍ、リ
ード厚みを０．１ｍｍとした。そして、接地層５Ａ及び
電源層５Ｂ用外部リード５’の本数をおのおの１０本と
した。
【００５３】そして該外部リード５’と外部接続用端子
１０の金属ピンはエポキシ系銀ペーストで接続した。ま
た、信号層６と外部接続用端子１０の金属ピンは銀ろう
を用いて接続した。そして信号層６、接地層５Ａ及び電
源層５Ｂの内部リード領域にはＮｉ／Ａｕメッキを施し
た。
１０の金属ピンはエポキシ系銀ペーストで接続した。ま
た、信号層６と外部接続用端子１０の金属ピンは銀ろう
を用いて接続した。そして信号層６、接地層５Ａ及び電
源層５Ｂの内部リード領域にはＮｉ／Ａｕメッキを施し
た。
【００５４】このパッケージについて電源層及び接地層
のインダクタンスを測定したところ５０ＭＨｚで０．３
ｎＨであった。
のインダクタンスを測定したところ５０ＭＨｚで０．３
ｎＨであった。
【００５５】実施例４ 図２（１）の構造を持つパッケージを作成した。構成は
ダイアタッチ基材８を窒化アルミニウムとし、電源層及
び接地層層はＡｌ−１％Ｓｉ系合金でクラッド化したコ
バール材とし、窒化アルミニウムと電源層５Ｂ及び接地
層５Ａと電源層５Ｂはシリコーン樹脂系接着剤を用いて
接合した。
ダイアタッチ基材８を窒化アルミニウムとし、電源層及
び接地層層はＡｌ−１％Ｓｉ系合金でクラッド化したコ
バール材とし、窒化アルミニウムと電源層５Ｂ及び接地
層５Ａと電源層５Ｂはシリコーン樹脂系接着剤を用いて
接合した。
【００５６】そして信号層用基材はＢＴレジン系のプリ
ント多層配線基板を用いた。そして信号層６と接地層５
Ａをシリコーン樹脂系接着剤で接合した。
ント多層配線基板を用いた。そして信号層６と接地層５
Ａをシリコーン樹脂系接着剤で接合した。
【００５７】このパッケージにおいて、接地層５Ａ及び
電源層５Ｂ用外部リード５’はリード幅０．２ｍｍ、リ
ード厚みを０．１ｍｍとした。そして、接地層５Ａ及び
電源層５Ｂ用外部リード５’の本数をおのおの２０本と
した。
電源層５Ｂ用外部リード５’はリード幅０．２ｍｍ、リ
ード厚みを０．１ｍｍとした。そして、接地層５Ａ及び
電源層５Ｂ用外部リード５’の本数をおのおの２０本と
した。
【００５８】そして、信号層６の内部リード領域にはＡ
ｇメッキを施し、接地層５Ａ及び電源層５Ｂには表面処
理を施さなかった。
ｇメッキを施し、接地層５Ａ及び電源層５Ｂには表面処
理を施さなかった。
【００５９】このパッケージについて電源層及び接地層
のインダクタンスを測定したところ５０ＭＨｚで０．５
ｎＨであった。
のインダクタンスを測定したところ５０ＭＨｚで０．５
ｎＨであった。
【００６０】比較例１ 内層に電源層及び接地層の接続配線を有する図３のよう
なＰＧＡを作成した。主材質をアルミナとし、配線用金
属はＷで、コファイア法にて作成した。又、内部リード
部及び外部接続用端子部にはＮｉ／Ａｕメッキを施し
た。このパッケージについてインダクタンスを測定した
ところ５０ＭＨｚで１．２ｎＨであった。
なＰＧＡを作成した。主材質をアルミナとし、配線用金
属はＷで、コファイア法にて作成した。又、内部リード
部及び外部接続用端子部にはＮｉ／Ａｕメッキを施し
た。このパッケージについてインダクタンスを測定した
ところ５０ＭＨｚで１．２ｎＨであった。
【００６１】また、上記各実施例のパッケージは、高速
動作の半導体素子を搭載した場合、上記インダクタンス
の減少により、内部にスルーホールを設けて電源層、接
地層と外部接続用端子との接続を行った比較例のパッケ
ージに比べてノイズを２０％以上低下させることができ
た。
動作の半導体素子を搭載した場合、上記インダクタンス
の減少により、内部にスルーホールを設けて電源層、接
地層と外部接続用端子との接続を行った比較例のパッケ
ージに比べてノイズを２０％以上低下させることができ
た。
【図１】本発明のパッケージの代表的な実施態様を示す
ＢＧＡの断面図と側面図
ＢＧＡの断面図と側面図
【図２】本発明のパッケージの代表的な他の実施例を示
す断面図
す断面図
【図３】従来の一般的な面実装タイプのパッケージの断
面図
面図
１ 半導体素子 ２ ワイヤーボンディング ３ キャップ ４ 封止剤層 ５Ａ 接地層 ５Ｂ 電源層 ５’ 接地層或いは電源層用外部リード ６ 信号層 ７ 絶縁層 ８ ダイアタッチ基材 ９ 導通スルーホール １０ 外部接続用端子 １１ 封止用樹脂
Claims (1)
- 【請求項１】 信号層に接地層と電源層とが絶縁層を介
して積層されたパッケージであって、該パッケージの底
面には外部接続用端子が形成され、該外部接続用端子に
は上記信号層、接地層及び電源層が接続されてなり、且
つ上記外部接続用端子と接地層及び電源層との接続は、
該接地層及び電源層からパッケージの側面を経由して成
されたことを特徴とする半導体素子搭載用パッケージ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31068094A JPH08167674A (ja) | 1994-12-14 | 1994-12-14 | 半導体素子搭載用パッケージ |
| US08/527,225 US5665473A (en) | 1994-09-16 | 1995-09-12 | Package for mounting a semiconductor device |
| EP95114553A EP0702408A3 (en) | 1994-09-16 | 1995-09-15 | Package for mounting a semiconductor device |
| KR1019950030396A KR960012388A (ko) | 1994-09-16 | 1995-09-15 | 반도체 소자 장착용 패키지 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31068094A JPH08167674A (ja) | 1994-12-14 | 1994-12-14 | 半導体素子搭載用パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08167674A true JPH08167674A (ja) | 1996-06-25 |
Family
ID=18008166
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31068094A Pending JPH08167674A (ja) | 1994-09-16 | 1994-12-14 | 半導体素子搭載用パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08167674A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999013509A1 (en) * | 1997-09-09 | 1999-03-18 | Hitachi, Ltd. | Semiconductor device |
| JP2008047771A (ja) * | 2006-08-18 | 2008-02-28 | National Institute Of Advanced Industrial & Technology | 半導体装置 |
-
1994
- 1994-12-14 JP JP31068094A patent/JPH08167674A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| WO1999013509A1 (en) * | 1997-09-09 | 1999-03-18 | Hitachi, Ltd. | Semiconductor device |
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