JP2002134658A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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glass substrate
semiconductor device
conductor
chip
silicon chip
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JP2000323949A
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Naohiro Mashino
直寛 真篠
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Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
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Abstract

(57)【要約】 【課題】 プロセスの簡略化と共にコストの低減化を図
り、さらに薄型化を図る一方で、環境に悪影響を及ぼす
のを抑制することを目的とする。 【解決手段】 真空中で、ガラス基板１１のチップ実装
領域に対応する部分の表面をプラズマ処理により活性化
し、この活性化された表面Ａに、薄膜状のシリコンチッ
プ１２の電極が形成されている側と反対側の面１２ａを
接着し、ガラス基板１１から露出している導体１４とシ
リコンチップ１２の電極とを接続するように所要形状の
配線パターン１５を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に係り、より詳細には、ベアチップ等の半導
体チップを配線基板に実装して半導体装置を構成する際
に、環境に及ぼす影響を考慮してプロセスの簡略化、コ
ストの低減化等を図るのに有用な技術に関する。
【０００２】
【従来の技術】シリコンウエハ上に形成された後ダイシ
ングされた状態のＬＳＩ等の半導体チップを電気的に機
能させるためには、半導体チップの電極を配線基板上に
形成された配線（パターン）に電気的に接続しなければ
ならない。そこで、この電気的接続を行うために、ワイ
ヤボンディング接続、フリップチップ接続等の種々の接
続方式が提案されている。
【０００３】ワイヤボンディング接続方式では、配線基
板上に配線（パターン）を形成しておき、さらに半導体
チップの裏面（電極が形成されている側と反対側の面）
を下にして接着剤等により配線基板面（配線が形成され
ている側）に接着した後、半導体チップの電極と配線基
板上の配線とをボンディングワイヤによって電気的に接
続する（チップの実装）。
【０００４】これに対し、フリップチップ接続方式で
は、同様に配線基板上に配線（パターン）を形成してお
き、その一方で半導体チップの電極用パッドにはんだ等
の金属のバンプを設け、このバンプを異方性導電シート
等により配線基板上の配線（ランド）に電気的に接続す
る（チップの実装）。このように、いずれの接続方式に
おいても、配線の形成とチップの実装は別々の工程で行
われていた。また、実装に際してチップと配線との電気
的な接続は、はんだ等を用いて行われていた。
【０００５】
【発明が解決しようとする課題】上述したように従来の
技術では、半導体チップを配線基板に実装して半導体装
置を構成する際に、配線基板上に配線を形成する処理と
この配線に半導体チップを電気的に接続する（つまり、
チップを実装する）処理とは別々に行われていたため、
半導体装置の製造プロセスが相対的に複雑化し、そのた
めに製造コストの増大を招くといった問題があった。
【０００６】また、ワイヤボンディング接続方式により
半導体装置を構成した場合、ボンディングワイヤは半導
体チップの電極面より高い位置を通過して配設されるた
め、半導体装置全体の高さが相対的に増大するといった
不利があった。これは、昨今要求されている薄型化に逆
行するものである。同様に、フリップチップ接続方式に
より半導体装置を構成した場合にも、半導体チップと配
線基板との間にバンプが介在しているため、このバンプ
の大きさの分だけ半導体装置全体の高さが相対的に増大
するといった不利があった。
【０００７】さらに、チップの実装に際して配線との電
気的な接続は、多くの場合、はんだを用いて行われてい
たため、このはんだが環境に悪影響を及ぼすといった課
題もあった。本発明は、かかる従来技術における課題に
鑑み創作されたもので、プロセスの簡略化と共にコスト
の低減化を図り、さらに薄型化を図る一方で、環境に悪
影響を及ぼすのを抑制することができる半導体装置及び
その製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】上述した従来技術の課題
を解決するため、本発明の一形態によれば、ガラス基板
の一方の面のチップ実装領域の周囲の領域に、外部接続
端子を下端面に接合する導体を形成する工程と、真空中
で、前記ガラス基板の前記チップ実装領域に対応する部
分の表面をプラズマ処理により活性化する工程と、真空
中で、シリコンチップを該シリコンチップの電極が形成
されている側と反対側の面を前記ガラス基板の活性化さ
れた表面に接着する工程と、前記導体の上端面と前記シ
リコンチップの電極とを接続する所要形状の配線パター
ンを形成する工程と、前記ガラス基板の他方の面を前記
導体の下端面が露出するまで研磨し、該ガラス基板を所
要の厚さに薄くする工程とを含むことを特徴とする半導
体装置の製造方法が提供される。
【０００９】また、本発明の他の形態によれば、上述し
た半導体装置の製造方法によって製造されていることを
特徴とする半導体装置が提供される。本発明に係る半導
体装置及びその製造方法によれば、ガラス基板の表面を
プラズマ処理により活性化したとき、その表面近くの部
分に発生する反応性のラジカルとシリコンチップを構成
するシリコン（Ｓｉ）原子との間にクーロン力が働き両
者が接着する現象（静電接着）を利用して、薄膜状のシ
リコンチップをガラス基板上に接着することができる。
また、導体を介して外部接続端子に電気的に接続される
べき配線パターンを形成する際に、この配線パターンと
シリコンチップの電極との接続（チップの実装）を同時
に行っている。つまり、従来は別々の工程で行っていた
配線の形成とチップの実装の処理を、同じ工程での１回
の配線パターン処理によって実現している。
【００１０】これによって、製造プロセスの簡略化と共
に製造コストの低減化を図ることができる。また、実装
に際し、従来技術で用いられていたような特別な接合／
接着材料（はんだ、異方性導電シート等）を不要として
いるので、製造コストの更なる低減化を図ることができ
る。また、ワイヤボンディング接続方式で見られたよう
なボンディングワイヤや、フリップチップ接続方式で見
られたようなバンプを用いずに、薄膜状のシリコンチッ
プをガラス基板上に接着（実装）しているので、半導体
装置全体として薄型化を図ることができる。
【００１１】さらに、チップの実装に際してその接着及
び配線パターンとの接続を、従来技術で見られたような
「環境に有害なはんだ」を用いずに、クーロン力を利用
した接着（静電接着）と通常の配線パターン処理によっ
て行っているので、環境に悪影響を及ぼすのを抑制する
ことができる。
【００１２】
【発明の実施の形態】図１は本発明の一実施形態に係る
半導体装置の断面的な構成を模式的に示したものであ
る。図１において、１０は本実施形態に係る半導体装
置、１１はガラス基板、１２は後述する特別な方法を用
いてガラス基板１１の一方の面（図示の例では上側）に
接着された半導体チップ、１３は半導体チップ１２の電
極に電気的に接続されるようにガラス基板１１の他方の
面（図示の例では下側）に設けられた外部接続端子とし
て供される金属バンプを示す。
【００１３】ガラス基板１１には、両面を貫通するよう
に導体１４が埋め込まれており、さらに、導体１４の一
方の端面（図示の例では上側）と半導体チップ１２の電
極とを電気的に接続するように配線パターン１５が形成
されている。金属バンプ（外部接続端子）１３は、導体
１４の他方の端面（図示の例では下側）に接合され、導
体１４及び配線パターン１５を介して半導体チップ１２
の電極に電気的に接続されている。さらに、半導体チッ
プ１２及び配線パターン１５を覆うように保護膜（絶縁
膜）１６が形成されている。
【００１４】ガラス基板１１に用いるガラスとしては、
石英ガラス、コーニング社製のバイコールガラス（高珪
酸ガラス）、サファイアガラス等のガラスが好適に用い
られる。また、半導体チップ１２は、その材料としてシ
リコン（Ｓｉ）を用い、周知の薄膜プロセスにより作製
され、マイクロプロセッサ、メモリ、Ｉ／Ｏデバイス、
チップキャパシタ、抵抗等の形態を有している。このシ
リコンチップ１２については、後述するようにその厚さ
が可及的に薄いものを使用するのが好ましく、本実施形
態では厚さが５〜１０μｍ程度の極薄のものを使用して
いる。また、ガラス基板１１は、二酸化珪素（Ｓｉ
Ｏ2 ）を主成分とするものを用い、特に表面の部分がＳ
ｉＯ2 からなっているものを使用するのが望ましい。
【００１５】また、金属バンプ１３の材料としては、一
般的に用いられる鉛−錫（Ｐｂ−Ｓｎ）等の共晶はんだ
の他に、例えば、銀−錫（Ａｇ−Ｓｎ）等の鉛フリーは
んだや、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、ニッケ
ル（Ｎｉ）等が用いられる。但し、本発明が意図する
「環境に悪影響を及ぼすのを抑制すること」を有利に達
成するために、鉛を含有するはんだバンプは極力用いな
い方が望ましい。また、導体１４の材料としては、例え
ばＣｕ、Ｎｉ、タングステン（Ｗ）、アルミニウム（Ａ
ｌ）、チタン（Ｔｉ）、タンタル（Ｔａ）、クロム（Ｃ
ｒ）等が用いられる。また、配線パターン１５の材料と
しては、典型的にはＣｕが用いられるが、更に導電性を
高め、シリコンチップ１２の電極との接続信頼性を高め
るために、例えばＡｕ、錫（Ｓｎ）などの被覆を施すの
が好ましい。また、保護膜１６の材料としては、例えば
リンガラス（ＰＳＧ）、ＳｉＯ2 等が用いられる。
【００１６】なお、図１の例示では外部接続端子（金属
バンプ１３）を設けているが、これは必ずしも設ける必
要はない。かかる外部接続端子は、実際の使用に際して
本装置１０をプリント配線板、マザーボード等の実装用
基板に実装する直前に設けてもよいからである。つま
り、本装置１０の最終的な形態として、金属バンプ１３
が接合可能なように導体１４の下側の端面がガラス基板
１１の下面から露出していれば十分である。
【００１７】この場合、導体１４の下側の端面は、外部
接続端子（金属バンプ１３）を接合するための部分であ
るという意味で、「端子接合部分」ともいう。以下、本
実施形態の半導体装置１０を製造する方法について、そ
の製造工程を順に示す図２〜図４を参照しながら説明す
る。先ず最初の工程では（図２（ａ）参照）、ＳｉＯ2
を主成分とする（特に表面の部分がＳｉＯ2 からなって
いる）所要の厚さ以上の厚さを有するガラス基板１１を
用意し、このガラス基板１１の一方の面（図示の例では
上側）において所要箇所に凹部２１を形成する。この凹
部２１は、例えばＣＯ2 レーザ、ＹＡＧレーザ等による
穴明け処理、プラズマエッチャー等によるエッチング処
理などにより形成することができる。
【００１８】ここに、凹部２１を形成する所要箇所と
は、後の工程でシリコンチップ１２が実装（接着）され
る領域の周囲の領域内の特定箇所を指す。なお、この工
程において、ガラス基板１１に凹部２１を形成した後、
ガラス基板１１と次の工程で形成する導体層２２との密
着性を向上させるため、ガラス基板１１の表面を曇化さ
せる（つまり、ガラス基板１１の表面を荒して曇りガラ
スのような状態にする）のが好ましい。このような「曇
化」は、例えば、ガラス基板１１にフッ酸処理を施すこ
とで実施され得る。
【００１９】次の工程では（図２（ｂ）参照）、例えば
スパッタリング、無電解めっき、電解めっき等により、
ガラス基板１１上に形成された凹部２１を埋め込むよう
にして導体層２２を形成する。例えば、ガラス基板１１
の凹部２１が形成されている側の全面にＣｒをスパッタ
リングにより堆積させ、更にその上にＣｕをスパッタリ
ングにより堆積させて２層（Ｃｒ／Ｃｕ）構造の金属薄
膜を形成し、さらにこの金属薄膜を給電層として用いて
電解めっきにより、全面にＣｕの金属層を形成すること
で、導体層２２を形成することができる。なお、金属薄
膜の下層部分のＣｒ層は、下地のガラス基板１１との密
着性を高めるためのものである。
【００２０】形成された導体層２２のうち、凹部２１に
埋め込まれた部分（導体１４）は、後の工程で外部接続
端子を接合するために供される。また、この段階では、
単にスパッタリング等の処理が行われているにすぎない
ので、図示のようにガラス基板１１上の凹部２１以外の
部分にも導体層１４ａが形成されている。次の工程では
（図２（ｃ）参照）、ガラス基板１１上の凹部２１に埋
め込まれた導体１４の上端面が露出し、且つ、表面が鏡
面状態となるまで、凹部２１以外の部分に形成された不
要な導体層１４ａを除去し、表面を平坦化する。かかる
平坦化は、化学研磨、機械研磨、化学機械研磨（ＣＭ
Ｐ）等の鏡面研磨を施すことで実施され得る。図中、破
線で示す部分は、鏡面研磨によって除去された部分を表
している。
【００２１】次の工程では（図３（ａ）参照）、真空中
で、ガラス基板１１の導体１４が露出している側の表面
を、プラズマ処理により活性化する。これによって、ガ
ラス基板１１の表面近くの部分（図中、ハッチングで示
すＡの部分）は、反応性のあるラジカルが発生している
状態となる。次の工程では（図３（ｂ）参照）、真空中
で、ガラス基板１１の活性化された表面に、５〜１０μ
ｍ程度のシリコンチップ１２の裏面１２ａ（電極が形成
されている側と反対側の面）を接着させる。これは、ガ
ラス基板１１の表面近くの部分Ａに発生しているラジカ
ル（負電荷）とシリコンチップ１２を構成するＳｉ原子
との間に働くクーロン力を利用した接着（静電接着）に
より行う。
【００２２】なお、図３（ａ）及び（ｂ）の工程では、
シリコンチップ１２に何の処理も施さないでガラス基板
１１への静電接着を行うようにしているが、シリコンチ
ップ１２の裏面１２ａに対しても同様のプラズマ処理に
よる表面活性化を行った後、両者の静電接着を行うよう
にしてもよい。この場合、プラズマ処理による表面活性
化に先立ち、シリコンチップ１２の裏面１２ａを鏡面研
磨しておくと、接着力を増大させることができる。ま
た、鏡面研磨により、シリコンチップ１２の薄型化を図
ることができる。さらに、シリコンチップ１２をガラス
基板１１に接着した後でアニール処理を施すと、より強
固に接着することが可能となる。
【００２３】次の工程では（図３（ｃ）参照）、ガラス
基板１１上の導体１４とシリコンチップ１２の電極とを
接続するように所要形状の配線パターン１５を形成す
る。この配線パターン１５は、例えばレジストをパター
ニングし、Ｃｕ、Ａｌ、Ａｕ、Ｃｒ等のスパッタリング
を施すことで形成され得る。具体的な例としては、ガラ
ス基板１１との密着性向上のため、スパッタリングによ
りＣｒを堆積させた後、スパッタリングによりＣｕを堆
積させることで、配線パターン１５を形成することがで
きる。
【００２４】このとき、シリコンチップ１２の厚さは極
薄であり、その上端面とガラス基板１１の表面（導体１
４の上端面）との間の段差は実質上無視し得る程度にあ
るので、通常の平坦な面にパターニングを行う場合と同
様にして配線パターン１５を形成することができる。次
の工程では（図４（ａ）参照）、例えば機械研磨、化学
機械研磨（ＣＭＰ）などにより、ガラス基板１１の裏面
（配線パターン１５が形成されている側と反対側の面）
を導体１４の端面が露出するまで研磨し、ガラス基板１
１を所要の厚さに薄化する。このとき、埋め込まれてい
る導体１４の深さによっては、導体１４の下端部分もガ
ラス基板１１と共に研削される。図中、破線で示す部分
は、化学研磨などによって研削された部分を表してい
る。
【００２５】次の工程では（図４（ｂ）参照）、ガラス
基板１１の表面から露出している配線パターン１５及び
シリコンチップ１２を覆うように保護膜（絶縁膜）１６
を形成し、一方、ガラス基板１１の裏面から露出してい
る導体１４の端面（端子接合部分）にＡｕ、Ａｇ等の金
属バンプ（外部接続端子）１３を接合する。保護膜１６
の形態としては、例えば、化学気相成長法（ＣＶＤ）に
より形成されるリンガラス（ＰＳＧ）、シリコン酸化膜
（ＳｉＯ2 ）などの他に、ポリイミド樹脂、エポキシ樹
脂等の樹脂（特に感光性樹脂）を塗布して形成されたも
のが用いられる。
【００２６】なお、この工程では外部接続端子を接合し
ているが、上述したように外部接続端子は必ずしも設け
る必要はない。つまり、後の段階で外部接続端子が接合
可能なように、導体１４の下側の端面（端子接合部分）
を露出させた状態にしておいてもよい。また、図４
（ａ）及び（ｂ）の工程では、ガラス基板１１の裏面を
導体１４の端面が露出するまで研磨した後、保護膜１６
を形成するようにしているが、これらの処理工程は逆に
してもよい。すなわち、ガラス基板１１の表面に保護膜
１６を形成してから、ガラス基板１１の裏面を研磨し、
導体１４の端面を露出させるようにしてもよい。
【００２７】最後の工程では（図４（ｃ）参照）、ダイ
サー等により、破線で示すように分割線Ｃ−Ｃ’に沿っ
て個々のシリコンチップ１２が実装されたパッケージ毎
に分割し、本実施形態（図１）の半導体装置１０を得
る。以上説明したように、本実施形態に係る半導体装置
１０及びその製造方法によれば、プラズマ処理により活
性化されたガラス基板１１の表面近くの部分Ａに発生し
ている反応性のラジカルとシリコンチップ１２を構成す
るＳｉ原子との間に働くクーロン力を利用して、静電接
着によりシリコンチップ１２をガラス基板１１上に接着
し（図３（ｂ）参照）、さらに、導体１４を介して外部
接続端子（金属バンプ１３）に電気的に接続されるべき
配線パターン１５を形成する際に、この配線パターン１
５とシリコンチップ１２の電極との接続（チップ１２の
実装）を同時に行っている（図３（ｃ）参照）。言い換
えると、従来は別々の工程で行っていた配線の形成とチ
ップの実装の処理を、同じ工程での１回の配線パターン
処理によって実現している。
【００２８】これによって、製造プロセスの簡略化を図
り、ひいては製造コストの低減化を図ることが可能とな
る。また、実装に際し、従来技術で用いられていたよう
な異方性導電シート等の特別な接着材料は不要であるた
め、製造コストの更なる低減化を図ることができる。ま
た、ワイヤボンディング接続方式で見られたようなボン
ディングワイヤや、フリップチップ接続方式で見られた
ようなバンプを用いずに、薄膜状のシリコンチップ１２
をガラス基板１１上に接着（実装）しているので、半導
体装置１０を全体的に薄型化することができる。
【００２９】また、シリコンチップ１２の実装に際して
その接着及び配線パターン１５との接続を、従来技術で
見られたような「環境に有害なはんだ」を用いずに、ク
ーロン力を利用した接着（静電接着）と通常の配線パタ
ーン処理によって行っているので、環境に悪影響を及ぼ
すのを抑制することができる。さらに、ガラス基板１１
の表面は平滑性が高いので、リソグラフィにより、薄膜
電子素子の形態で簡単な回路等を高密度に作り込んでお
くことができる。
【００３０】上述した実施形態では、半導体装置１０の
基板としてガラス基板１１を用いた場合について説明し
たが、基板の形態はガラス基板に限定されないことはも
ちろんである。本発明の要旨からも明らかなように、使
用する基板は、静電接着によって接着（実装）されるべ
きシリコンチップ１２と同様の結晶方位を有していれば
十分である。例えば、半導体プロセスの分野では一般的
なシリコンウエハを、上記のガラス基板１１に代えて用
いてもよい。
【００３１】かかるシリコンウエハを基板として用いた
ときの半導体装置の構成及びその製造プロセスについて
は、上述した実施形態の場合と基本的に同じであるの
で、その具体的な説明は省略する。但し、半導体である
シリコンウエハを基板として用いた場合、絶縁体である
ガラス基板を用いた場合と比べて、シリコンウエハの表
面に絶縁性をもたせるためのプロセスが必要である。
【００３２】具体的には、上述した実施形態に係る図２
（ａ）の工程において、ガラス基板に代わるシリコンウ
エハの一方の面に凹部２１を形成した後、例えば、高温
の酸素（Ｏ2 ）もしくは水蒸気、又はこれらの混合ガス
雰囲気中でシリコンウエハの表面を酸化（熱酸化）し、
酸化膜（ＳｉＯ2 ）を形成する。つまり、シリコンウエ
ハの表面をガラス基板と同じ材質（ＳｉＯ2 ）に変化さ
せる。酸化膜の形成方法としては、熱酸化以外に、例え
ばＣＯ2 レーザ、ＹＡＧレーザ等によるレーザアニール
を行ってもよい。このようにしてシリコンウエハの表面
に酸化膜（絶縁膜）を形成した後、図２（ｂ）〜図４
（ａ）の工程と同様の処理を行い、さらに図４（ｂ）の
工程において、シリコンウエハの表面に保護膜１６を形
成し、シリコンウエハの裏面の端子接合部分に金属バン
プ１３を接合すると共に、シリコンウエハの裏面の端子
接合部分を除く領域に絶縁膜を形成する。
【００３３】また、上述した実施形態では、図２（ｂ）
の工程においてＣｒ／ＣｕのスパッタリングとＣｕの電
解めっきにより導体層２２を形成する場合について説明
したが、導体層２２の形成方法はこれに限定されないこ
とはもちろんである。図５に他の方法を示す。図５に例
示する方法では、先ず、ガラス基板１１とこの後形成す
る導体層との密着性向上のため、全面にＮｉの無電解め
っきによりＮｉ層２３を形成し、次いで、Ｃｕの電解め
っきを施す際の電気抵抗を下げるため、Ａｕの無電解め
っき又はＡｕの電解めっきによるフラッシュめっき（非
常に薄い厚さのめっき）によりＡｕ層２４を形成し、最
後に、凹部２１を埋め込むため、Ｃｕの電解めっきによ
りＣｕ層（導体層）２５を形成する。
【００３４】この方法によれば、ガラス基板１１上に全
てめっきにより導体層を形成しているので、上述したス
パッタリングを用いる方法と比べて、コストの低減化を
図ることができるという利点がある。さらに、上述した
実施形態において半導体装置１０を薄型化できることを
利用して、２個以上多段に積み重ねた形態（３次元実装
形態）とすることも可能である。かかる３次元実装形態
の一例を図６に示す。
【００３５】図６の例示では、上述した実施形態（図１
〜図５）に係る半導体装置１０を２段に積み重ね、上側
の半導体装置１０の金属バンプ１３を下側の半導体装置
１０の配線パターン１５に電気的に接続して、３次元実
装形態の半導体装置３０を構成している。この場合、下
側の半導体装置１０の保護膜１６には、上側の半導体装
置１０の外部接続端子（金属バンプ１３）を接合するた
めの開口部が形成される。この開口部は、例えば、プラ
ズマエッチング（ＰＳＧ、ＳｉＯ2 ）や露光現像（感光
性の樹脂を用いる場合）等により、形成することができ
る。
【００３６】図６に示す実施形態によれば、上述した実
施形態（図１〜図５）で得られた効果に加えて、更に、
個々の半導体装置１０の薄型化により全体構成をコンパ
クトにすることができ、また３次元実装形態により高集
積化及び高機能化を図ることができるという利点が得ら
れる。
【００３７】
【発明の効果】以上説明したように本発明によれば、ガ
ラス基板等の表面をプラズマ処理により活性化したと
き、その表面と薄膜状のシリコンチップとの間に働くク
ーロン力に基づいた静電接着を利用することで、プロセ
スの簡略化と共にコストの低減化を図り、さらに薄型化
を図る一方で、環境に悪影響を及ぼすのを抑制すること
が可能となる。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る半導体装置の構成を
示す断面図である。
【図２】図１の半導体装置の製造工程（その１）を示す
断面図である。
【図３】図２の製造工程に続く製造工程（その２）を示
す断面図である。
【図４】図３の製造工程に続く製造工程（その３）を示
す断面図である。
【図５】図２（ｂ）の工程で行う導体層の形成に係る他
の方法を示す断面図である。
【図６】本発明の他の実施形態に係る半導体装置の構成
を示す断面図である。
【符号の説明】
１０，３０…半導体装置 １１…ガラス基板 １２…半導体チップ（シリコンチップ） １３…外部接続端子（金属バンプ） １４…導体 １５…配線パターン １６…保護膜（絶縁膜） Ａ…プラズマ処理による活性化された部分

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 ガラス基板の一方の面のチップ実装領域
    の周囲の領域に、外部接続端子を下端面に接合する導体
    を形成する工程と、 真空中で、前記ガラス基板の前記チップ実装領域に対応
    する部分の表面をプラズマ処理により活性化する工程
    と、 真空中で、シリコンチップを該シリコンチップの電極が
    形成されている側と反対側の面を前記ガラス基板の活性
    化された表面に接着する工程と、 前記導体の上端面と前記シリコンチップの電極とを接続
    する所要形状の配線パターンを形成する工程と、 前記ガラス基板の他方の面を前記導体の下端面が露出す
    るまで研磨し、該ガラス基板を所要の厚さに薄くする工
    程とを含むことを特徴とする半導体装置の製造方法。
  2. 【請求項２】 前記ガラス基板を薄くする工程の後に、
    前記外部接続端子として前記導体の下端面に金属バンプ
    を接合する工程を含むことを特徴とする請求項１に記載
    の半導体装置の製造方法。
  3. 【請求項３】 前記シリコンチップを前記ガラス基板の
    活性化された表面に接着する工程の前に、該シリコンチ
    ップの電極が形成されている側と反対側の面をプラズマ
    処理により活性化する工程を含むことを特徴とする請求
    項１に記載の半導体装置の製造方法。
  4. 【請求項４】 前記ガラス基板に代えてシリコン基板を
    用い、 前記導体を形成する工程の前に、前記シリコン基板の表
    面に絶縁膜を形成する工程を含むことを特徴とする請求
    項１から３のいずれか一項に記載の半導体装置の製造方
    法。
  5. 【請求項５】 請求項１から４のいずれか一項に記載の
    半導体装置の製造方法によって製造されていることを特
    徴とする半導体装置。
  6. 【請求項６】 請求項１から４のいずれか一項に記載の
    半導体装置の製造方法によって製造された半導体装置を
    複数個備え、上側の半導体装置の前記外部接続端子と下
    側の半導体装置の前記配線パターンとが電気的に接続さ
    れて、各半導体装置が多段に積み重ねられていることを
    特徴とする半導体装置。
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