FR3016474A1 - Procede de placement et de collage de puces sur un substrat recepteur - Google Patents

Procede de placement et de collage de puces sur un substrat recepteur Download PDF

Info

Publication number
FR3016474A1
FR3016474A1 FR1450293A FR1450293A FR3016474A1 FR 3016474 A1 FR3016474 A1 FR 3016474A1 FR 1450293 A FR1450293 A FR 1450293A FR 1450293 A FR1450293 A FR 1450293A FR 3016474 A1 FR3016474 A1 FR 3016474A1
Authority
FR
France
Prior art keywords
chips
bonding
substrate
face
force
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
FR1450293A
Other languages
English (en)
Inventor
Chrystel Deguet
Frank Fournel
Hubert Moriceau
Loic Sanchez
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Original Assignee
Commissariat a lEnergie Atomique CEA
Commissariat a lEnergie Atomique et aux Energies Alternatives CEA
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Commissariat a lEnergie Atomique CEA, Commissariat a lEnergie Atomique et aux Energies Alternatives CEA filed Critical Commissariat a lEnergie Atomique CEA
Priority to FR1450293A priority Critical patent/FR3016474A1/fr
Priority to PCT/FR2015/050052 priority patent/WO2015107290A2/fr
Publication of FR3016474A1 publication Critical patent/FR3016474A1/fr
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L21/6836—Wafer tapes, e.g. grinding or dicing support tapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68363—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving transfer directly from an origin substrate to a target substrate without use of an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68368—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used in a transfer process involving at least two transfer steps, i.e. including an intermediate handle substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H01L2221/68386—Separation by peeling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H01L2224/03616—Chemical mechanical polishing [CMP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/038—Post-treatment of the bonding area
    • H01L2224/0381—Cleaning, e.g. oxide removal step, desmearing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05082—Two-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05083—Three-layer arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05181—Tantalum [Ta] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/0519—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05655—Nickel [Ni] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/0566—Iron [Fe] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/05686—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2224/05687—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08225—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7565—Means for transporting the components to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H01L2224/75701—Means for aligning in the lower part of the bonding apparatus, e.g. in the apparatus chuck
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H01L2224/75702—Means for aligning in the upper part of the bonding apparatus, e.g. in the bonding head
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H01L2224/75723—Electrostatic holding means
    • H01L2224/75725—Electrostatic holding means in the upper part of the bonding apparatus, e.g. in the bonding head
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H01L2224/75733—Magnetic holding means
    • H01L2224/75734—Magnetic holding means in the lower part of the bonding apparatus, e.g. in the apparatus chuck
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/757—Means for aligning
    • H01L2224/75733—Magnetic holding means
    • H01L2224/75735—Magnetic holding means in the upper part of the bonding apparatus, e.g. in the bonding head
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/758—Means for moving parts
    • H01L2224/75841—Means for moving parts of the bonding head
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
    • H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
    • H01L2224/7598—Apparatus for connecting with bump connectors or layer connectors specially adapted for batch processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80004—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a removable or sacrificial coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80003—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus
    • H01L2224/80006—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a temporary auxiliary member not forming part of the bonding apparatus being a temporary or sacrificial substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80007—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding involving a permanent auxiliary member being left in the finished device, e.g. aids for protecting the bonding area during or after the bonding process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80011—Chemical cleaning, e.g. etching, flux
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80012—Mechanical cleaning, e.g. abrasion using hydro blasting, brushes, ultrasonic cleaning, dry ice blasting, gas-flow
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80009—Pre-treatment of the bonding area
    • H01L2224/8001—Cleaning the bonding area, e.g. oxide removal step, desmearing
    • H01L2224/80019—Combinations of two or more cleaning methods provided for in at least two different groups from H01L2224/8001 - H01L2224/80014
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8012—Aligning
    • H01L2224/80121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/802—Applying energy for connecting
    • H01L2224/80201—Compression bonding
    • H01L2224/80203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80385—Shape, e.g. interlocking features
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80399—Material
    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/80424—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80399—Material
    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/80444—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80399—Material
    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/80447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80893—Anodic bonding, i.e. bonding by applying a voltage across the interface in order to induce ions migration leading to an irreversible chemical bond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80909—Post-treatment of the bonding area
    • H01L2224/80948—Thermal treatments, e.g. annealing, controlled cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/80986—Specific sequence of steps, e.g. repetition of manufacturing steps, time sequence
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/9512—Aligning the plurality of semiconductor or solid-state bodies
    • H01L2224/95136—Aligning the plurality of semiconductor or solid-state bodies involving guiding structures, e.g. shape matching, spacers or supporting members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10157—Shape being other than a cuboid at the active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15158—Shape the die mounting substrate being other than a cuboid
    • H01L2924/15159—Side view

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Pressure Welding/Diffusion-Bonding (AREA)
  • Die Bonding (AREA)

Abstract

Ce procédé comporte : a) la fourniture (44) de plusieurs puces, b) le placement (70) des puces à des emplacements prédéfinis en attirant une couche de transfert de la puce à l'aide d'un plot, la force d'attraction entre la couche de transfert et le plot étant une force choisie dans le groupe composé d'une force magnétique, d'une force électrostatique et d'une force électromagnétique, c) le collage (74) des puces ainsi placées sur des zones de réception respectives d'une face active du substrat récepteur. Lors de l'étape c), le procédé comporte la fourniture de la face active du substrat récepteur dans laquelle chaque zone de réception est lisse et directement bordée par une zone périphérique lisse et au même niveau pour prolonger cette zone de réception dans un même plan ou par une zone périphérique en retrait à l'intérieur du substrat.

Description

PROCEDE DE PLACEMENT ET DE COLLAGE DE PUCES SUR UN SUBSTRAT RECEPTEUR [1] L'invention concerne un procédé de placement et de collage de puces sur un 5 substrat récepteur. Elle concerne également un poste d'assemblage et un support de transfert pour la mise en oeuvre de ce procédé. [2] De tels procédés connus comportent : a) la fourniture de plusieurs puces, chaque puce comportant une face de collage et une couche de transfert, 10 b) le placement des puces à des emplacements prédéfinis en attirant la couche de transfert à l'aide d'un plot, la force d'attraction entre la couche de transfert et le plot étant une force magnétique, c) le collage des faces de collage des puces ainsi placées sur des zones de réception respectives d'une face active du substrat récepteur, chaque zone de réception ayant 15 la même surface que la face de collage collée sur cette zone de réception. [3] Dans les procédés connus, la force qui attire les puces est une force magnétique. A cet effet, chaque plot est aimanté de façon permanente. [4] Dans ces procédés connus, le placement des puces comporte : - l'usinage de la face active du substrat récepteur pour y former des logements 20 aux dimensions des puces à recevoir à des emplacements prédéfinis sur la face active, - le placement des puces en vis-à-vis des logements correspondants, puis - l'attraction de chaque puce par un plot pour qu'elle se déplace et rentre à l'intérieur du logement prévu pour la recevoir. 25 [005] Une fois que la puce est reçue à l'intérieur du logement, celle-ci est collée sur le substrat récepteur en utilisant une colle en matériau adhésif qui vient recouvrir la puce située à l'intérieur du logement. [6] Un tel procédé est par exemple décrit dans l'article suivant : Sudhakar Shet, Vishal R. Mehta, Anthony T. Fiory, Martin P. Lepselter et N. M. 30 Ravindra, « The magnetic field-assisted assembly of Nanoscale Semiconductor Devices : a new technique », JOM octobre 2004, page 32. [7] L'invention vise à simplifier ces procédés connus. Elle a donc pour objet un tel procédé dans lequel, lors de l'étape c), le procédé comporte la fourniture de la face active du substrat récepteur dans laquelle chaque zone de réception est lisse et 35 directement bordée par une zone périphérique lisse et au même niveau pour prolonger cette zone de réception dans un même plan ou par une zone périphérique en retrait à l'intérieur du substrat. posl Dans le procédé ci-dessus, aucun logement pour placer les puces n'est réalisé dans la face active du substrat récepteur. Cela simplifie la mise en oeuvre de ce 40 procédé par rapport aux procédés existants. [009] Les modes de réalisation de ce procédé peuvent comporter une ou plusieurs des caractéristiques suivantes : ^ le procédé comporte : - la préparation des faces de collage et des zones de réception pour permettre un collage sans apport de matière adhésive entre les faces de collage et les zones de réception correspondantes, puis - lors de l'étape c), la mise en contact direct de chaque face de collage avec sa zone de réception respective et l'obtention ainsi d'un collage sans apport de matière adhésive des puces sur le substrat récepteur ; ^ l'étape b) comporte : la fourniture d'un support de transfert contenant des plots uniquement situés à des positions correspondant chacune à l'un des emplacements prédéfinis, la mise en présence des puces avec le support de transfert et l'attraction par chaque plot de la couche de transfert d'une puce respective pour la placer à l'emplacement prédéfini correspondant avec sa face de collage tournée du côté opposé au support de transfert, puis le maintien de cette puce sur l'emplacement prédéfini correspondant sous l'effet de la force d'attraction exercée par le plot qui l'a attirée, et l'étape c) comporte : le déplacement du support de transfert pour amener collectivement les faces de collage des puces maintenues sur les plots, en contact sur les zones de réception de la face active du substrat récepteur, le détachement des plots, des couches de transfert de chaque puce, pour séparer le support de transfert du substrat récepteur ; ^ l'étape a) comporte la fourniture de puces dont la couche de transfert est réalisée dans un matériau magnétique, et le procédé comporte la réalisation des plots dans un matériau magnétique, l'un au moins du matériau magnétique de la couche de transfert et du matériau magnétique des plots étant un matériau magnétique dur et aimanté de façon permanente ; ^ le procédé comporte le dépôt d'une couche de polymères d'au moins 30 micromètres d'épaisseur située entre le plot et la couche de transfert lors de l'étape c) ; ^ l'étape a) comporte la fourniture de puces dont la couche de transfert est réalisée dans un matériau électriquement conducteur, l'étape b) comporte l'application d'un potentiel sur chaque plot du support de transfert pour générer une force d'attraction électrostatique qui attire les puces vers les plots puis maintient chaque puce sur un plot respectif, et l'étape c) comporte la commande de l'application du potentiel sur chaque plot pour limiter ou annuler la force d'attraction électrostatique et faciliter ainsi la séparation entre le support de transfert et le substrat récepteur ; ^ l'étape b) comporte : le déplacement de la couche de transfert vers le plot par une force d'attraction magnétique, puis l'éloignement de la couche de transfert du plot en diminuant ou annulant la force d'attraction magnétique, puis à nouveau le déplacement de la couche de transfert vers le plot par la force d'attraction magnétique ; ^ l'étape a) comporte la fourniture de puces dont la couche de transfert est réalisée dans un matériau magnétique et la disposition des différentes puces sur un plateau avec leur face de collage tournée du côté opposé au plateau, et ^ l'étape b) comporte : la mise en vis-à-vis des faces de collage des puces avec les zones de réception de la face active du substrat récepteur tout en conservant un jeu entre les faces de collage et les zones de réception correspondantes, le positionnement, du côté opposé à la face active, d'au moins un plot générant un champ magnétique à un endroit correspondant à un emplacement prédéfini sur la face active, et le déplacement d'une puce jusqu'à l'emplacement prédéfini sur la face active sous l'effet de la force d'attraction qui existe entre cette puce et le plot positionné du côté opposé à la face active ; ^ l'étape b) comporte le positionnement, du côté opposé à la face active, simultanément, de plusieurs desdits plots générant un champ magnétique, de manière à attirer simultanément plusieurs puces sur plusieurs emplacements prédéfinis respectifs sur la face active du substrat récepteur ; ^ lors de l'étape b), la force d'attraction est une force magnétique ou électromagnétique. [cm cl Ces modes de réalisation du procédé de placement et de collage présentent en outre les avantages suivants : - l'utilisation d'un collage sans apport de matière adhésive pour coller les puces sur la face active présente de nombreux avantages, par rapport à un collage par l'intermédiaire d'une matière adhésive, notamment en terme de propriétés mécaniques, optiques, électroniques et thermiques. Par exemple, un collage sans apport de matière est plus robuste dans le temps. De plus, un tel collage sans apport de matière adhésive est facile à mettre en oeuvre avec le procédé ci-dessus, car la préparation pour cela d'une face active lisse est beaucoup plus simple que la préparation pour un collage sans apport de matière adhésive des fonds d'une multitude de logements. - l'utilisation du support de transfert permet à la fois de positionner correctement les puces les unes par rapport aux autres et évite le recours à des vibrations ou autres phénomènes similaires pour transporter les puces jusqu'aux emplacements prédéfinis. De plus, un tel support de transfert peut être réutilisé de nombreuses fois. Enfin, un tel support permet de placer simultanément plusieurs puces. - l'utilisation de plots ou couches de transfert aimantés de façon permanente simplifie la mise en oeuvre du procédé puisqu'il n'est pas nécessaire de recourir à une source d'alimentation externe pour produire une force d'attraction à l'aide de ces plots , - le dépôt d'une couche de polymère entre le plot et la couche de transfert facilite encore plus la séparation des plots et des puces. - l'utilisation d'une force électrostatique pour attirer les puces sur les plots permet de séparer simplement les plots et les puces lorsque cela est requis en limitant ou en annulant la force électrostatique. - l'utilisation d'une force électromagnétique générée par chaque plot permet également de faciliter la séparation des plots et des puces lorsque cela est requis en limitant ou en supprimant la force électromagnétique générée. - l'éloignement de la couche de transfert du plot puis son déplacement à nouveau vers le plot permet d'améliorer le centrage de la couche de transfert sur le 15 plot. [0011] L'invention a également pour objet un poste d'assemblage pour mettre en oeuvre le procédé ci-dessus. Ce poste d'assemblage comportant : - des puces comportant chacune une face de collage et une couche de transfert, - un substrat récepteur comportant une face active sur laquelle les puces doivent être 20 placées et collées, et - un dispositif de placement et de collage des puces sur la face active de ce substrat récepteur, ce dispositif étant apte : - à placer les puces à des emplacements prédéfinis en attirant la couche de transfert à l'aide d'un plot, la force d'attraction entre la couche de transfert et le 25 plot étant une force choisie dans le groupe composé d'une force magnétique, d'une force électrostatique et d'une force électromagnétique, - à coller les faces de collage des puces ainsi placées sur des zones de réception respectives de la face active du substrat récepteur, chaque zone de réception ayant la même surface que la face de collage collée sur cette zone 30 de réception dans lequel chaque zone de réception, de la face active du substrat récepteur, est lisse et directement bordée par une zone périphérique lisse et au même niveau pour prolonger cette zone de réception dans un même plan ou par une zone périphérique en retrait à l'intérieur du substrat. 35 [0012] Un support de transfert pour la mise en oeuvre du procédé de placement et de collage ci-dessus est également divulgué. Dans ce support les plots sont aimantés de façon permanente, et chaque plot est recouvert d'une couche de polymères d'au moins 30 micromètres d'épaisseur, cette couche recouvrant la face du plot aimanté destinée à être tournée vers une puce à attirer. [0013] L'invention sera mieux comprise à la lecture de la description qui va suivre, donnée uniquement à titre d'exemple non limitatif, et faite en se référant aux dessins sur lesquels : - la figure 1 est une illustration schématique d'un poste d'assemblage pour 5 mettre en oeuvre un procédé de placement et de collage de puces sur un substrat récepteur, - la figure 2 est un organigramme d'un procédé de placement et de collage de puces à l'aide du poste de la figure 1, - les figures 3 à 9 sont des illustrations schématiques, en coupe verticale, de 10 différents états d'assemblage rencontrés lors de la mise en oeuvre du procédé de la figure 2 ; - la figure 10 est un organigramme d'un autre procédé de placement et de collage de puces sur un substrat récepteur à l'aide du poste d'assemblage de la figure 1, 15 - les figures 11 à 15 sont des illustrations schématiques, en coupe verticale, de différents états d'assemblage rencontrés lors de la mise en oeuvre du procédé de la figure 10, - la figure 16 est aussi un autre mode de réalisation d'un procédé de placement et de collage de puces sur un substrat récepteur à l'aide du poste 20 d'assemblage de la figure 1, - les figures 17 et 18 sont des illustrations schématiques, en coupe verticale, d'états d'assemblage rencontrés lors de la mise en oeuvre du procédé de la figure 16, - la figure 19 est une illustration schématique et partielle, en coupe verticale, d'un support de transfert utilisable dans le poste d'assemblage de la figure 1, 25 - les figures 20, 22 et 24 sont des illustrations schématiques et partielles, en coupe verticale, d'autres modes de réalisation du support de transfert de la figure 19, - les figures 21 et 23 sont des illustrations schématiques en vue de dessus, de deux modes de réalisation différents d'un plot d'un support de transfert utilisable dans le poste d'assemblage de la figure 1, 30 - la figure 25 est un graphe illustrant l'évolution d'une force d'attraction magnétique en fonction de la distance, - les figures 26 et 27 sont des illustrations schématiques, en coupe verticale, d'une étape de deux autres modes de réalisation des procédés, respectivement, des figures 2 et 10. 35 [0014] Dans ces figures, les mêmes références sont utilisées pour désigner les mêmes éléments. Dans la suite de cette description, les caractéristiques et les fonctions bien connues de l'homme du métier ne sont pas décrites en détail. [0015] La figure 1 représente un poste 2 d'assemblage. Ce poste 2 comporte des puces 4 à coller sur un substrat récepteur 6. Par la suite, pour simplifier la description, on suppose que toutes les puces à coller sur le substrat 6 sont identiques. De plus, pour simplifier la figure 1, seules trois puces 4 ont été représentées. [0016] La figure 1 ainsi que les figures suivantes sont orientées par rapport à un repère orthogonal X, Y, Z, où Z est l'axe vertical, et X et Y désignent les axes 5 horizontaux. Les termes « supérieur », « inférieur », « dessus », « dessous », « haut », et « bas » sont définis par rapport à l'axe Z. [0017] Typiquement, la puce 4 est obtenue par un procédé de fabrication microélectronique. Par « procédé de fabrication microélectronique » on désigne un procédé de fabrication collectif dans lequel de nombreux exemplaires de la même 10 puce sont simultanément fabriqués à partir d'un même substrat. Typiquement, ce substrat est une plaquette en matériau semi-conducteur ou en verre ou encore en saphir. Le matériau semi-conducteur peut être du silicium, du germanium, du saphir ou un matériau III-V tel que le AsGa ou encore un alliage ou un empilement de couches de ces différents matériaux. La fabrication de telles puces peut mettre en 15 oeuvre des étapes de photolithographie et de gravure, de croissance épitaxiale de couche ou de dépôt de couche. [0018] La puce 4 peut être structurée ou non. Lorsque la puce 4 n'est pas structurée, celle-ci ne présente pas de topologie, c'est-à-dire des différences de niveaux. Typiquement la puce est alors uniquement un bloc d'une seule matière ou un 20 empilement de plusieurs couches dans des matériaux différents. Ce bloc ou cet empilement est souvent parallélépipédique ou cylindrique. Par exemple, une puce non structurée peut être un bloc de matériau III - V utilisé pour des applications photoniques. [0019] Une puce structurée est une puce qui a été usinée et travaillée pour être 25 capable de remplir une fonction prédéfinie. Elle peut présenter en surface des différences de niveaux. Il peut s'agir d'un MEMS (Micro Electromechanical Systems) ou d'un NEMS (Nano-Electromechanical Systems). Il peut également s'agir d'une puce électronique comportant plusieurs, typiquement plusieurs milliers, de transistors interconnectés entre eux pour remplir des fonctions logiques. Elle peut également 30 être plane avec une face composée de différents matériaux (on parle alors d'une face mixte). [0020] Chaque puce présente une face (composé d'un ou plusieurs matériaux) adaptée pour le collage direct (notamment en termes de planéité et de rugosité). [0021] Chaque puce ne forme qu'un seul bloc de matière. La dimension d'une puce 35 est généralement petite. Par exemple, la plus grande longueur d'une puce est inférieure à 1 cm. Cette plus grande longueur est souvent également supérieure à 100 [gym. Dans tous les cas, la plus grande longueur de chaque puce est inférieure et, de préférence, au moins deux ou dix fois inférieure à la plus grande dimension du substrat récepteur 6 sur lequel elle doit être collée. En effet, sinon, il ne sera pas possible de coller plusieurs exemplaires de cette puce côte à côte sur le même substrat récepteur. [0022] Des détails supplémentaires sur la puce 4 sont décrits en référence au procédé de la figure 2. [0023] Ici, les puces 4 sont représentées comme étant disposées sur un plateau 8. [0024] Le substrat récepteur 6 est typiquement une plaquette comportant une face active supérieure 10 sur laquelle doivent être placées et collées les puces 4. Ici, la face active 10 est lisse et plane. Elle s'étend continûment horizontalement. Par lisse, on désigne une face dont la rugosité RMS (Root Mean Square) est inférieure à 10 nm et, de préférence, inférieure à 2 nm ou à 0,5 nm. Cette rugosité est mesurée sur une surface de 1 pm2 par AFM (Atomic Force Microscopy). Par exemple, la rugosité RMS d'une face lisse en silicium est inférieure ou égale à 0,3 nm. La rugosité RMS d'une face lisse en matériau III-V est inférieure ou égale à 0,5 nm. Enfin, la rugosité RMS d'une face lisse en SiO2 est inférieure ou égale à 0,6 nm. [0025] Comme pour les puces 4, le substrat 6 peut être structuré ou non. Lorsqu'il est structuré, il peut comporter des composants électroniques ou mécaniques, ou des pistes électriques. Dans ce cas, ces composants et ces pistes électriques sont enfouis sous la face active 10 ou affleurent sur la face active 10 de manière à ne pas créer des aspérités qui dépassent de cette face active. [0026] Le substrat 6 peut être réalisé dans un grand nombre de matériaux différents. De préférence, le substrat 6 est réalisé dans un matériau non magnétique. Un matériau non-magnétique est un matériau ne présentant pas de propriété magnétique mesurable ou des propriétés magnétiques négligeables devants celles des matériaux magnétiques. Les plus courants de ces matériaux sont par exemple un verre ou un semi-conducteur tel que du silicium ou du germanium ou du saphir ou un matériau III-V tel que InP. Ici, le substrat 6 est réalisé en silicium. [0027] Le substrat 6 est par exemple une plaquette de plus de 200 mm de diamètre et de plus de 700 [gym d'épaisseur. [0028] Dans la figure 1, le substrat 6 est posé sur un plateau 14. [0029] Le poste 2 comprend un dispositif 16 de placement et de collage des puces 4 sur le substrat 6. Ce dispositif 16 est apte à transporter les puces 4 sur le substrat 6 pour les assembler ensemble. Par exemple, le dispositif 16 est un robot. Dans le cas particulier représenté ici, le dispositif 16 comporte un bras 17, apte à transporter un support 18 de transfert entre les plateaux 8 et 14. Comme cela sera décrit plus loin, ce support 18 permet de déplacer les puces 4 et/ou le substrat 6. [0030] Un premier mode de fonctionnement du poste 2 va maintenant être décrit en référence au procédé de la figure 2 et à l'aide des figures 3 à 9. [0031] Lors d'une étape 30, on procède à la fabrication collective des puces 4 sur un substrat 32 (figure 3). Lors de cette étape 30, une face avant, ici tournée vers le bas 40 du substrat 32 est préparée pour un collage sans apport de matière adhésive. Par exemple, cela consiste à procéder à des opérations de polissage mécanique et chimique plus connues sous l'acronyme de CMP (Chemical and Mechanical Planarization) et/ou à un nettoyage. L'objectif de ces opérations est de rendre la rugosité de la face libre du substrat 32 compatible avec un collage sans apport de matière adhésive. Par exemple, à l'issue de l'étape 30, la face avant du substrat 30 est lisse avec le sens donné ci-dessus à ce terme. [0032] Ensuite, lors d'une étape 34, la face arrière du substrat 32 située du côté opposé à la face avant, est recouverte d'une couche de transfert 36 (figure 3). La couche 36 est réalisée en matériau magnétique doux ou en matériau magnétique dur.
Un matériau magnétique doux est un matériau qui présente un champ magnétique coercitif inférieur à 1000 A.m-1, et de préférence inférieur à 200 A.m-1. De préférence également, ce matériau magnétique doux présente une perméabilité relative pR supérieure à 10 ou à 100 pour un champ magnétique statique à la température ambiante. Par exemple, le matériau magnétique doux est du permalloy Ni,_xFex par exemple du NisoFe20 ou du Ni45Fe55. Il peut également s'agir d'un alliage de fer avec 3 % de silicium ou d'un métal tel qu'un fer doux. Un matériau magnétique dur est un matériau magnétique dont le champ magnétique coercitif est strictement supérieur à 1000 A.m-1 et, de préférence, supérieur à 10000 A.m-1 ou 50 000 A.m-1. Ce matériau magnétique dur est aimanté de façon permanente pour former un aimant permanent.
Ici, pour la mise en oeuvre du procédé de la figure 2, la couche 36 est réalisée dans un matériau magnétique doux. Par contre, de préférence, pour la mise en oeuvre des procédés des figures 10 et 16, la couche 36 est un aimant permanent. [0033] La couche de transfert 36 est par exemple déposée par pulvérisation assistée par un champ magnétique (magnétron en anglais) dans un plasma d'azote et d'argon activé par puissance radio-fréquence (RF) ou continue (DC). L'épaisseur de la couche 36 est typiquement comprise entre 0,1 pm et 100 pm et, de préférence, entre 0,1 pm et 20 pm. Dans l'exemple de la figure 2, l'épaisseur de la couche 36 est de 0,5 pm. De plus, la couche 36 peut être déposée sur une sous-couche (« seed » en anglais) pour favoriser son accroche sur le substrat 32. Cette sous-couche est simple ou composite. Par exemple, la sous-couche est : - une couche simple de Ta de 5 à 10 nm d'épaisseur, ou - un bi-couche formé par l'empilement d'une couche simple de Ta de 5 à 10 nm d'épaisseur et d'une couche simple de cuivre de 5 à 10 nm d'épaisseur. [0034] Lors d'une étape 38, le substrat 32 est découpé pour séparer mécaniquement 35 les unes des autres les puces 4 collectivement fabriquées. Chaque puce 4 peut alors être déplacée par rapport aux autres puces 4 après ce découpage. [0035] Après le découpage, chaque puce 4 comporte un morceau de la couche 36 de transfert et une face 42 de collage (figure 4) du côté opposé. [0036] Lors d'une étape 44, les puces 4 sont fournies au poste 2 d'assemblage. Pour 40 cela, ces puces 4 peuvent être fabriquées sur place au niveau du poste 2, ou fabriquées sur un autre poste de travail, puis amenées au niveau du poste 2. Lors de cette étape, les puces 4 sont disposées sur le plateau 8 de sorte que leur face de collage 42 soit directement en appui sur ce plateau 8, tandis que la couche 36 de transfert est située en haut. [0037] En parallèle, le substrat 18 de transfert est fabriqué. Pour cela, lors d'une étape 50, un substrat 52 (figure 5) est fourni. La largeur de ce substrat 52 est plusieurs fois supérieure à la largeur d'une puce 4. [0038] Ensuite, lors d'une étape 54, des plots 58 (figure 6) sont réalisés uniquement à des emplacements prédéfinis. Ces emplacements prédéfinis définissent les positions relatives des puces 4 les unes par rapport aux autres. Cette disposition relative des puces 4 les unes par rapport aux autres est identique à celle que l'on souhaite obtenir après le collage de ces puces 4 sur la face 10 du substrat 6. [0039] Par exemple, pour réaliser les plots 58, lors de l'étape 54, le substrat 52 est recouvert d'un film 56 (figure 5) en matériau magnétique dur de plus de 10 pm ou 30 15 pm d'épaisseur par une technique de pulvérisation. Ce film est par exemple en NdFeB. . [0040] Ensuite, la couche 56 est gravée pour laisser subsister uniquement les plots magnétiques 58 sur les emplacements prédéfinis. Par la suite, on suppose que tous les plots magnétiques 58 sont identiques les uns aux autres à l'exception de leur 20 emplacement. [0041] Enfin, chaque plot 58 est aimanté de façon permanente. Ici, l'aimantation est réalisée de telle façon que la direction d'aimantation est perpendiculaire au plan dans lequel s'étend essentiellement le substrat 52. Pour aimanter les plots 58, un fort champ magnétique est appliqué. A l'issue de cette étape, le produit d'énergie B*H (où 25 B est la densité de flux magnétique et H l'intensité du champ magnétique) de chaque plot 58 peut atteindre 220 kJ/m3. [0042] A l'issue de l'étape 54, lorsqu'un plot 58 est mis en présence d'une puce 4, il existe une force d'attraction entre ce plot 58 et la couche 36 de la puce 4. Plus précisément, cette force d'attraction est telle que, lorsqu'un plot 58 est disposé à la 30 verticale d'une puce 4 et séparé de la puce 4 par un jeu, il existe un seuil Se pour l'épaisseur de ce jeu en dessous duquel la force d'attraction est suffisante pour décoller la puce 4 du plateau 8 et supérieure à la force de gravité qui s'exerce au même instant sur cette puce 4. Au-dessus de ce seuil Se la force d'attraction ne permet pas de décoller la puce 4 du plateau 8. Ici, le matériau magnétique dur et les 35 dimensions du plot 58 sont choisis et l'aimantation est réalisée de manière à ce que le seuil Se soit supérieur à 1 pm ou 5 pm et, de préférence, à 50 pm ou 100 pm. De plus, dans ce mode de réalisation, pour éviter que la puce 4 bascule ou se retourne avant de se coller sur le plot 58, les propriétés magnétiques du plot 58 sont ajustées pour que le seuil Se soit inférieure à la largeur de la puce 4. Dans le cas où la puce 4 n'a pas une section horizontale rectangulaire, la largeur de la puce 4 est la largeur du rectangle horizontal contenant la puce 4 et de plus petite surface. [0043] Par exemple, il a été calculé que le seuil Se est d'l mm dans les conditions suivantes : - le plot 58 est en NdFeB et fait 0,5 mm d'épaisseur et 1 mm de diamètre, - la puce 4 est en Silicium et présente une face de 5*5mm2 et une épaisseur de 1 mm, et - la couche de transfert est en fer doux et fait 1 mm d'épaisseur. [0044] Ici, chaque plot 58 forme un aimant permanent dont la puissance, représentée par le produit B*H est supérieure à 10 kJ/m3 ou 25kJ/m3 et, de préférence, 100 kJ/m3. [0045] La courbe 220 de la figure 25 représente, à titre d'illustration, l'évolution de la force d'attraction (en kg) en fonction de la distance (en mm) qui sépare le plot 58 de la couche 36 dans le cas particulier où le plot 58 et la couche de transfert ont les dimensions définies ci-dessus. Cette courbe 220 a été obtenue par simulation dans le cas où le plot 58 est un aimant commercialisé sous le nom anglais de « N42 Neodymium Magnets ». [0046] Ici, pour que le support 18 soit aussi utilisable dans les procédés des figures 10 et 16, chaque plot 58 est conçu de manière à ce que le seuil Se soit strictement supérieur à la somme des épaisseurs de la puce 4 et du substrat 6. Par exemple, le 20 seuil Se est supérieur de 1 pm ou 5 pm à cette somme. [0047] Lors d'une étape 60, le support 18 ainsi fabriqué est fourni au poste 2 d'assemblage. Ici, il est fixé à l'extrémité du bras 17. [0048] En parallèle des étapes précédentes, lors d'une étape 62, le substrat 6 est fabriqué. Typiquement, il est fabriqué à l'aide d'un procédé de fabrication 25 microélectronique. Cette étape 62 comporte ici une étape de préparation de la face 10 pour permettre un collage sans apport de matière adhésive des puces 4 sur cette face 10. Cette opération de préparation comporte notamment un polissage mécanique et chimique de la face 10 pour la rendre suffisamment plane et lisse pour permettre ce collage sans apport de matière adhésive. Cette opération de polissage 30 est par exemple identique à celle décrite en référence à l'étape 30. [0049] Ensuite, le substrat 6 est fourni au poste 2 d'assemblage. [0050] Lorsque le poste 2 dispose des puces 4, du substrat 6 et du support 18 de transfert, il peut procéder au placement des puces 4 sur les emplacements prédéfinis, lors d'une étape 70. Pour cela, le dispositif 16 met en présence les puces 4 avec le 35 support 18. Typiquement, le bras 17 positionne d'abord chaque plot 58 à la verticale d'une puce 4 respective. A cet effet, il déplace le support 18 le long des directions X et Y tout en maintenant le jeu qui sépare les plots 58 des puces 4 strictement supérieur au seuil Se. Ensuite, le bras 17 approche, suivant un mouvement sensiblement vertical (selon Z), les plots 58 des couches de transfert 36, alors que les 40 puces 4 sont disposées sur le plateau 8 comme représentées sur la figure 4. Lors de cette approche, le dispositif 16 maintient le plan dans lequel sont situés les plots 58 parallèle au plan dans lequel sont situées les couches 36 de transfert et déplace le support 18 uniquement verticalement. [0051] Quand le jeu entre un plot 58 et une couche 36 d'une puce devient inférieur au 5 seuil Se, la force d'attraction magnétique générée par le plot 58 est suffisamment forte pour déplacer la puce 4. La puce 4 se détache alors du plateau 8 et s'élève pour venir en contact avec ce plot 58. Typiquement, lors de cette étape 70, la puce 4 se soulève et se détache du plateau 8 sous le seul effet de la force magnétique générée par le plot 58. Cela permet de placer précisément et collectivement l'ensemble des puces 4 10 sur les emplacements prédéfinis par les positions des plots 58. [0052] Ensuite, chaque puce 4 est maintenue fixée sur son plot 58 respectif sous l'action de cette même force magnétique générée par ce plot 58. On obtient alors l'état représenté sur la figure 7. [0053] Éventuellement, lors d'une étape 72, les faces de collages 42 des puces sont 15 alors préparées pour pouvoir réaliser un collage sans apport de matière adhésive. Lors de cette étape 72, les puces 4 sont maintenues immobiles par le support 18. Dans le procédé de la figure 2, le collage sans apport de matière adhésive est un collage direct, également connu sous le terme anglais de « Direct bonding ». Les forces d'adhérence entre les faces collées sont, par exemple, causée par l'apparition 20 de liaisons chimiques ou de liaisons hydrogène ou sont des forces de Van der Waals directement entre les faces 42 et 10. A cet effet, l'étape 72 consiste ici à nettoyer les faces 42. Le nettoyage peut être un nettoyage humide ou à sec. Un nettoyage à sec est par exemple obtenu en utilisant un plasma sous vide ou sous pression atmosphérique. Ce nettoyage peut aussi consister à appliquer un léger polissage 25 mécano-chimique sur la face 42. Ce polissage mécano-chimique est ici considéré comme « léger » si les forces de cisaillement qu'il entraîne entre les plots 58 et les couches 36 de transfert sont trop faibles pour déplacer les puces 4 par rapport aux plots 58. [0054] Ensuite, lors d'une étape 74, les puces 4 sont collées sur la face 10 du substrat 30 6. Plus précisément, chaque puce 4 est directement collée sur une partie respective de la face 10 appelée par la suite « zone de réception ». Ainsi, la surface de chaque zone de réception est égale à la surface de la face de collage de la puce 4 que l'on vient coller dessus. Etant donné que la face 10 est lisse, chaque zone de réception est également lisse. En particulier, aucune des zones de réception ne présente la 35 forme d'un logement pour recevoir et immobiliser latéralement une puce 4. Chaque zone de réception est donc dépourvue de rebord l'entourant et apte à venir en contact direct avec des parois verticales de la puce 4 pour la guider, la positionner et enfin l'immobiliser sur un emplacement précis de la face active 10. [0055] A cet effet, lors d'une opération 76, le bras 17 transporte le support 18, et donc 40 en même temps les puces 4 collées sur les plots 58, pour placer les faces 42 des puces 4 en vis-à-vis des zones de réceptions respectives de la face 10 du support 6. Dans cette position, les faces 42 sont parallèles à la face 10. On obtient l'état représenté sur la figure 8. [0056] Ensuite, lors d'une opération 78, le bras 17 déplace le support 18, perpendiculairement à la face 10, pour mettre en contact les faces 42 sur la face 10. Une adhérence est alors créée entre les faces 42 et 10, via des forces ou des liaisons qui maintiennent la face 42 collée sur la face 10. Cette adhérence peut éventuellement être renforcée à ce stade ou ultérieurement (opération 90) par un traitement thermique, par exemple à plus de 100°C. [0057] Lors d'une opération 80, le dispositif 16 détache les plots 58 des couches 36 de transfert. Ici, la force d'adhésion entre la face 42 et la face 10 obtenue lors de l'étape 78 est plus forte que la force d'adhésion entre la couche 36 et le plot 58. Ainsi, le détachement des plots 58 des couches 36 est par exemple obtenu en déplaçant le support 18 par rapport au substrat 6 le long d'une direction horizontale pour faire glisser les plots 58 en dehors des couches 36 de transfert puis en éloignant le support 18 de la face 10. Il est aussi possible d'incliner le support 18 par rapport à l'horizontal pour détacher les plots 58 des puces 4. Dans ces conditions, le support 18 se sépare du substrat 6 au niveau de l'interface entre les couches 36 et les plots 58. [0058] Enfin, lors d'une opération 90, le collage direct des puces 4 sur le substrat 6 peut être renforcé par un traitement thermique. Ce traitement thermique consiste à chauffer les puces et le substrat 6. Par exemple, le substrat 6 et les puces sont chauffés à plus de 100 °C. [0059] Après le collage des puces 4 sur la face 10, éventuellement, lors d'une étape 92, la couche de transfert 36 est retirée. Cette couche 36 peut être retirée par polissage CMP ou par attaque chimique ou par attaque RIE (« Reactive Ion Etching »). On obtient alors l'état représenté sur la figure 9. [0060] La figure 10 est un autre mode de réalisation d'un procédé de placement et de collage des puces 4 sur la face 10 du substrat 6 à l'aide du poste 2. Le procédé de la 30 figure 10 débute par les mêmes étapes 30 à 62 que celle du procédé de la figure 2, sauf que l'étape 44 est remplacée par une étape 98. [0061] L'étape 98 consiste à fournir les puces 4 fabriquées au poste 2 d'assemblage. Cette étape 98 est identique à l'étape 44, sauf que les puces 4 sont disposées sur le plateau 8 à l'envers par rapport à ce qui est fait pendant l'étape 44. Dans ces 35 conditions, la face de contact 42 de chacune des puces est tournée vers le haut, tandis que la couche de transfert 36 est directement posée sur le plateau 8. L'état obtenu à l'issue de l'étape 98 est représenté sur la figure 11. [0062] A l'issue des étapes précédentes, les puces 4 sont disposées sur le plateau 8, le support 18 a été fabriqué, et le substrat 6 est disposé sur le plateau 14. Comme précédemment, on peut éventuellement alors procéder à l'étape 72 de préparation des faces de collage 42 pour un collage direct. [0063] Ensuite, on procède à une étape 100 de placement et de collage simultanés des puces 4 à des emplacements prédéfinis sur la face active 10. [0064] Pour cela, lors d'une opération 102, les plots 58 sont positionnés sur une face arrière 103 (figure 12) du substrat 6, située du côté opposé à la face 10. Le substrat 6 est ici réalisé dans un matériau non-magnétique. Plus précisément, ces plots 58 sont disposés à des endroits correspondants aux emplacements prédéfinis sur lesquels doivent être collées les puces 4. Ensuite, le support 18 est fixé sans aucun degré de liberté, de façon démontable, à la face arrière 103 pour obtenir un bloc 106 (figure 12). Par exemple, dans ce mode de réalisation, les plots 58 sont directement mécaniquement en contact avec la face arrière 103. On obtient alors l'état représenté sur la figure 12. [0065] Lors d'une opération 107, le bras 17 déplace le bloc 106 de manière à positionner la face 10 en vis-à-vis des faces 42 de collage des puces 4 qui reposent sur le plateau 8. On obtient alors l'état représenté sur la figure 13. Dans cet état, les faces 42 et la face 10 sont parallèles et séparées par un jeu suffisamment important pour que la force d'attraction entre les plots 58 et les couches 36 soit insuffisante pour déplacer les puces 4. [0066] Lors d'une opération 108, le bras 17 rapproche, par un déplacement uniquement perpendiculaire aux faces 42 (selon l'axe Z), la face 10 et les faces 42. Quand la distance entre les faces 42 et la face 10 devient inférieure au seuil Se, la puce 4 se détache du plateau 8 et s'élève pour venir se coller sur la face 10 en vis-à-vis du plot 58 l'ayant attiré. Cela provoque alors un collage direct de la face 42 sur la face 10. On obtient alors l'état représenté sur la figure 14. Pendant son déplacement du plateau 8 jusqu'à la face 10, la puce 4 est guidée par le plot 58 vers l'emplacement prédéfini. [0067] Ensuite, lors d'une opération 110, le support 18 est séparé du substrat 6. Par exemple, pour cela, le support 18 est déplacé comme décrit en référence à 30 l'opération 80. [0068] Enfin, lors d'une opération 112, le collage direct entre les puces 4 et la face 10 est renforcé par un traitement thermique. Cette étape 112 est identique à l'étape 90 par exemple. Elle peut aussi être réalisée avant l'opération 110. [0069] Comme précédemment, éventuellement, lors d'une étape 92, il est possible de 35 retirer les couches 36 de transfert. On obtient alors l'état représenté sur la figure 15. [0070] Le procédé de placement et de collage de la figure 16 est identique au procédé de la figure 10, sauf que : - les étapes 50 à 60 sont remplacées par une étape 120 de fabrication et de fourniture d'un seul plot magnétique 124 (figure 18) aimanté, et - l'étape 100 est remplacée par une étape 126 de placement et de collage des puces 4 sur la face 10. [0071] L'étape 120 consiste par exemple à fabriquer et à fournir un plot 124 identique au plot 58. Cette étape n'est pas décrite ici en détail. [0072] L'étape 126 débute par une opération 128 lors de laquelle la face 10 du substrat 6 est placée, par le bras 17, en vis-à-vis des faces 42 de collage des puces 4 disposées sur le plateau 8. Ici, à l'issue de cette opération 128, l'épaisseur du jeu entre la face 10 et les faces 42 est suffisamment faible pour que le plot 124 puisse attirer et déplacer les puces 4 quand il est placé sur la face arrière 103 du substrat 6.
Toutefois, lors de l'opération 128, le plot 124 n'est pas placé sur la face arrière 103. A l'issue de l'opération 128, on obtient l'état représenté sur la figure 17. Le substrat 6 est maintenu dans cette position pour l'exécution des deux opérations suivantes. [0073] Lors d'une opération 130, le dispositif 16 déplace le plot 124 pour le positionner sur la face arrière 103 du substrat 6 à un endroit correspondant à un emplacement prédéfini de la face active 10 où une puce 4 doit être placée et collée. Par exemple, le plot 124 est d'abord déplacé dans un plan horizontal (X,Y) éloigné de la face 103 pour le placer à la verticale de l'emplacement prédéfini. Ensuite, il est rapproché verticalement selon Z de la face arrière 103. Quand la distance entre le plot 124 et la couche 36 d'une puce 4 devient inférieure au seuil Se, la force d'attraction qui s'exerce entre le plot 124 et cette couche 36 devient suffisamment forte pour détacher la puce 4 du plateau 8. Cette puce 4 s'élève alors jusqu'à ce que sa face 42 de collage vienne en contact direct avec la face 10. On obtient alors l'état représenté sur la figure 18. [0074] Lors de la mise en contact des faces 10 et 42, un collage direct se produit. [0075] Ensuite, lors d'une opération 132, le dispositif 16 retire le plot 124 en l'éloignant de la face 103. Toutefois, la puce 4 reste collée sur la face 10 à cause des forces d'adhérence qui unissent sa face 42 à la face 10. [0076] Les opérations 130 et 132 sont réitérées pour chaque emplacement prédéfini sur lequel une puce 4 doit être collée. [0077] Enfin, lors d'une opération 112, le collage direct des puces sur la face 10 est renforcé. Cette opération 112 est identique à l'opération 90. [0078] La figure 19 représente un support 140 destiné à être utilisé à la place du support 18 lors de la mise en oeuvre du procédé de la figure 2. Ce support 140 est identique au support 18, sauf que chaque plot 58 est entièrement recouvert d'un film 142 en matériau non-magnétique. Le matériau non-magnétique est par exemple un polymère tel que du Kapton®. Le film 142 s'étend sur tous les plots 58. Sur la figure 19, seule une portion du support 140 correspondant à un seul plot 58 est représentée. L'épaisseur de ce film 142 est déterminée, par exemple expérimentalement, pour que la séparation entre le support 140 et le substrat 6 se produise au niveau de l'interface entre le plot 58 et le film 142. Typiquement, l'épaisseur du film 142 est supérieure à 30 pm et, de préférence, supérieure à 50 pm ou 60 pm. Avantageusement, le support 52 est un support souple. Son module de Young à 25°C est par exemple inférieur à 10 ou 1 GPa. [0079] Le procédé de fabrication du support 140 est identique à celui du support 18, 5 sauf qu'à l'issue de l'étape 54, le film 142 est déposé sur les plots 58. posol La mise en oeuvre du support 140 est identique à celle décrite pour le support 18, sauf que lors de l'étape 80, la séparation du support 140 et du substrat 6 se produit à l'interface entre les couches 36 et le film 142. Plus précisément, l'une des extrémités du film 142 est éloignée verticalement du substrat 6 pour détacher les 10 plots 58 des couches 36 de transfert. Le film 142 est ici utilisé pour réduire la force mécanique nécessaire pour séparer les plots 58 des couches 36 de transfert. Cela limite le risque de voir une puce 4 se détacher de la face 10 pendant l'étape 80. Cela limite également la force requise pour faire ce travail. [0081] La figure 20 représente une partie d'un support 150 destiné à être utilisé à la 15 place du support 140 précédemment décrit. Ce support 150 est identique au support 140, sauf que : - le substrat 52 est omis, et - le film 142 est remplacé par une couche 152 identique mais plus épaisse ou plus raide de sorte à maintenir les plots 58 correctement positionnés les uns par rapport 20 aux autres. [0082] Par exemple, la couche 152 recouvre tous les plots 58 du support 150. L'épaisseur de cette couche 152 peut être suffisante pour qu'elle ne se déforme pas de plus de 100 pm ou 1 mm sous son propre poids. Par exemple, son épaisseur est supérieure à 250 ou 500 pm. 25 [0083] De plus, ici, la couche 152 est suffisamment souple pour permettre de retirer le support 150 en éloignant verticalement du substrat 6 l'une de ses extrémités. Le support 150 s'incline alors progressivement pour détacher, les uns après les autres, les plots 58 des couches 36 de transfert. Dans ces conditions, on dit que la couche 152 est « pelée ». A cet effet, la couche 152 est réalisée dans un matériau souple qui 30 ne se casse pas quand on tire dessus. Son module de Young à 25°C est par exemple inférieur à 10 ou 1 GPa. Par exemple, il s'agit de Kapton®. [0084] La couche 152 permet de faciliter la séparation des plots 58 lors de l'étape 80. A part cette différence, l'utilisation du support 150 est la même que celle décrite pour le support 140. 35 [0085] La figure 21 représente un plot 160 utilisable à la place du plot 58 précédemment décrit. [0086] Le plot 160 comporte plusieurs domaines magnétiques placé les uns à côté des autres dans la direction X. Quatre domaines magnétiques 161 à 164 sont représentés sur la figure 21. Chacun de ces domaines magnétiques a sa propre 40 direction d'aimantation différente de celle des domaines magnétiques immédiatement adjacents. La direction d'aimantation est représentée par une flèche sur la figure 21. Ici, les directions d'aimantation dans tous les domaines magnétiques sont verticales mais de sens opposés deux par deux. Autrement dit, la direction d'aimantation d'un domaine magnétique est de sens opposé à la direction d'aimantation des domaines magnétiques immédiatement contigus à ce domaine. Une telle aimantation du plot 160 permet de faciliter le glissement de la puce 4 uniquement dans la direction Y. [0087] Ici, la section transversale du plot 160, c'est-à-dire sa section parallèle au plan de la couche 52 a les mêmes dimensions que la section transversale de la couche 36 de transfert de chaque puce 4. [0088] La figure 22 représente un support 170 utilisable à la place du support 18 pour mettre en oeuvre un procédé de placement et de collage des puces 4 sur le substrat 6. Ce support 170 est identique au support 18, sauf que : - les plots 58 sont remplacés par des plots 172 conducteurs, et - chaque plot 172 est raccordé électriquement à une source de tension. [0089] Ici, chaque plot 172 est réalisé dans un matériau électriquement conducteur. Par matériau électriquement conducteur, on désigne ici un matériau dont la résistance est inférieure à 10-5 û.m à 25 °, et de préférence inférieure à 10-6 ou 10- Cim à 25 °C. Il n'est pas nécessaire que le matériau conducteur soit également un matériau magnétique. Dans le cas présent, le matériau conducteur est un matériau 20 non-magnétique. [0090] Chaque plot 172 est raccordé à une couche conductrice 174 recouvrant toute la face arrière de la couche 52, c'est-à-dire la face de la couche 52 située du côté opposé au plot 172. Pour cela, le support 170 comporte également des vias 176 traversant la couche 52 le long d'une direction perpendiculaire au plan dans lequel 25 elle s'étend. [0091] De plus, ici, chaque plot 172 est recouvert d'une couche isolante électriquement. Un isolant électrique est un matériau dont la résistivité à 25 °C est supérieure à 1010 ou 1015 0.m. [0092] Lorsque le support 170 est mis en oeuvre, la couche 36 de transfert de chaque 30 puce est réalisée dans un matériau électriquement conducteur qui n'est pas nécessairement magnétique. [0093] L'utilisation du support 170 est ensuite identique à ce qui a été décrit pour le support 18, sauf que lors de l'étape 70, une source de tension est raccordée à la couche 174 pour charger les plots 172. Dès lors, quand le support 170 est approché 35 des couches 36 de transfert conductrices, une force d'attraction électrostatique apparaît entre les plots et les couches de transfert. Uniquement pour une distance entre les plots 172 et les faces 36 inférieure au seuil Se, cette force d'attraction déplace les puces 4 et les maintient collées sur les couches isolantes 173. Ensuite, lors de l'étape 80, pour détacher les plots 172 des couches de transfert des puces, la 40 source de tension est commandée pour équilibrer les charges électriques entre les plots 172 et les couches de transfert. Cela provoque alors la séparation du support 170 et du substrat 6. [0094] La figure 23 représente partiellement un support 180 de transfert. Pour simplifier la figure 23, seul un plot 182 de ce support 180 a été représenté. On 5 suppose ici que tous les autres plots sont structurellement identiques aux plots 182. [0095] Le plot 182 est une bobine capable de générer un champ magnétique quand elle est traversée par un courant électrique. A cet effet, le plot 182 comporte une piste 184 qui s'enroule autour d'un axe 186 perpendiculaire au plan de la couche 52. Ici, la piste 184 s'enroule en spirale depuis une extrémité 188 jusqu'à une autre extrémité 10 190. Cette spirale est entièrement contenue dans un même plan perpendiculaire à l'axe 186. [0096] Les extrémités 188 et 190 sont raccordées à une source de courant. Par exemple, à cet effet, comme décrit pour le support 170, le support 180 comporte des vias traversant la couche 52. Ces vias raccordent électriquement chaque extrémité 15 188 et 190 à une borne respective de la source de courant. [0097] L'utilisation de ce support 180 est identique à l'utilisation du support 18 sauf que de l'étape 70 jusqu'à l'étape 80, la source de courant fait circuler un courant dans la piste 184 pour créer une force d'attraction électromagnétique qui attire et maintient les puces 4 collées sur les plots 182. Lors de l'étape 80, pour faciliter le détachement 20 des plots 182 de la couche 36 de transfert, l'alimentation de la piste 184 est interrompue pour faire disparaître la force d'attraction électromagnétique. Le support 180 peut aussi être utilisé à la place du support 18 dans les procédés des figures 10 et 16. La figure 24 représente un support 200 de transfert. Ce support est identique au support 18 sauf qu'il comporte une bobine respective 202 associée à chaque plot 25 58. Pour simplifier la figure 24 et la suite de cette description, seule une partie du support 200 comportant une seule bobine 202 et son plot 58 associé est représenté et décrit. La bobine 202 génère un champ magnétique parallèle à celui du plot 58 auquel elle est associée mais de sens opposé. Ici, chaque bobine 202 est fixée sur la face arrière du substrat 52 du côté opposé au plot 58 auquel elle est associée. Par 30 exemple, les bobines 202 sont réalisées comme les plots 182 de la figure 23. Leur axe d'enroulement 186 est aligné sur le moment magnétique du plot 58 associé. [0098] Le support 200 s'utilise comme le support 18 sauf que après l'étape 70 et avant l'opération 78, le procédé comporte une étape 210 d'amélioration du centrage de chaque puce 4 sur son plot 58. L'étape 210 est représentée en pointillé sur la 35 figure 2. Lors de l'étape 210, la bobine 202 est alimentée pendant un intervalle de temps AT1 puis l'alimentation de la bobine 202 est interrompue pendant un intervalle de temps AT2. Pendant l'intervalle AT1, la bobine 202 génère un champ magnétique de sens opposé à celui du plot 58 pour diminuer la force d'attraction entre ce plot 58 et la couche 36 de transfert jusqu'à ce que la puce 4 se détache du plot 58 sous l'effet 40 de la force de gravité. L'intervalle de temps AT1 est suffisamment court pour qu'à son expiration, le jeu qui est réapparu entre la couche 36 et le plot 58 reste inférieure au seuil Se. Ainsi, pendant l'intervalle AT2, la force d'attraction du plot 58 est suffisante pour attirer à nouveau la puce 4 vers le plot 58. L'intervalle de temps AT2 est, par exemple, suffisamment long pour que la puce 4 vienne de nouveau se coller sur ce plot 58. De préférence, les intervalles ATI et AT2 sont réitérés plusieurs fois de sorte que la puce 4 se place au minimum d'énergie c'est-à-dire au centre du plot 58. [0099] De la même façon, ce champ « en opposition » peut être utiliser pour séparer à l'étape 80, le substrat de transfert et le substrat final. [cm oo] De nombreux autres modes de réalisation sont possibles. Par exemple, il est possible que ce soit la couche de transfert qui soit en un matériau magnétique dur, aimantée de façon permanente, tandis que le plot 58 est uniquement réalisé en matériau magnétique doux. Il est également possible qu'à la fois, la couche de transfert et les plots soient en matériaux magnétiques durs aimantés de façon permanente. Ceci est particulièrement avantageux pour la mise en oeuvre des procédés décrits en regard des figures 10 et 16. [00101] Le support de transfert n'est pas nécessairement réalisé dans un matériau rigide tel que du verre ou du silicium ou du saphir. Il peut également s'agir d'un matériau souple tel que par exemple un polymère. [00102] Il n'est pas non plus nécessaire que tous les plots 58 soient identiques. Par 20 exemple, les plots peuvent différer les uns des autres par leur géométrie. Typiquement, la géométrie de chaque plot est adaptée à la géométrie de la puce qu'il doit attirer et qui doit adhérer sur ce plot. [00103] Le support de transfert peut être fabriqué par d'autres procédés. Par exemple, des aimants permanents pré-fabriqués sont collés sur le substrat 52 pour former les 25 plots 58. Les aimants permanents pré-fabriqués peuvent aussi être noyés à l'intérieur d'une matrice souple en un polymère caoutchoutique, c'est-à-dire une élastomère par exemple, ou un polymère vitreux. Lorsque les plots sont noyés dans une matrice de polymère, la face des plots affleure à la surface de la matrice de polymère ou cette face des plots est enfouie sous une couche de polymère d'au moins 30 pm et, de 30 préférence d'au moins 50 pm ou 60 pm, d'épaisseur. Lorsque le substrat 52 est réalisé dans un matériau non-magnétique, les aimants permanents peuvent aussi être disposés sur la face arrière de ce substrat 52, c'est-à-dire sur la face située du côté opposé où se trouve les puces 4 lors de leur transport par le support de transfert. Les aimants permanents pré-fabriqués sont, par exemple, en NdFeB ou en SmCo ou 35 des ferrites. [00104] L'inclinaison du support de transfert pour détacher les plots 58 des puces 4 peut être obtenue en appliquant un champ magnétique externe additionnel, c'est-à-dire en plus de celui généré par les plots 58. Le moment magnétique de ce champ magnétique externe est incliné par rapport au moment magnétique des plots 58, 40 c'est-à-dire ici incliné par rapport à l'horizontale d'au moins 10°. Les plots 58 aimantés s'inclinent alors pour aligner leur moment magnétique respectif sur le moment magnétique du champ magnétique externe. Cela facilite le détachement des plots 58 des puces 4. Par exemple, le champ magnétique externe est généré par un aimant permanent en NdFeB de section transversale carrée de 5*5 mm2 et de longueur 50 mm dont le moment magnétique est incliné de 45° par rapport à l'horizontal. [00105] Les puces placées et collées sur le substrat récepteur ne sont pas nécessairement toutes identiques les unes aux autres. [00106] La couche de transfert n'est pas nécessairement située à une extrémité de la puce. Elle peut également être enfouie à l'intérieur de la puce. Dans ce cas, cette couche peut ne pas être retirée et l'étape 92 est omise. C'est par exemple le cas quand la couche magnétique doit être déposée avant le nettoyage de la face 42 et qu'il faut protéger ce matériau magnétique par un film protecteur, par exemple de SiO2. [00107] La couche de transfert peut être fabriquée différemment. Par exemple, un film 15 en matériau magnétique est collé, à l'aide d'un adhésif, sur le substrat 32 pour obtenir la couche 36 de transfert. [cm 08] L'étape de fabrication de la couche de transfert peut être réalisée avant ou après l'étape 38 de découpe du substrat 32. [00109] Le seuil Se peut être réglé en jouant sur les dimensions du plot 58 et, en 20 particulier sa largeur. Il peut aussi être réglé en ajustant : - la force d'adhésion entre la puce 4 et le plateau 8, et/ou - les dimensions de la couche de transfert, et/ou - le matériau utilisé pour réaliser la couche de transfert. [00110] En variante le seuil Se est réglé de manière à être inférieur à la distance qui 25 sépare deux puces immédiatement voisines déposées sur la plateau 8. Ainsi, chaque plot 58 ne peut attirer que la puce en vis-à-vis et non pas les puces voisines de cette puce en vis-à-vis. [00111] Le collage direct peut être remplacé par d'autres formes de collage sans apport de matière adhésive qui permettent d'obtenir une force d'adhérence suffisante 30 pour mettre en oeuvre les procédés décrits ici. Par exemple, la force d'adhérence est suffisante pour maintenir la puce 4 collée sur la face active à l'encontre de la force de gravité lorsque la face active est tournée vers le bas. Par exemple, il peut s'agir d'un collage par thermo-compression ou encore d'un collage direct suivi d'une thermocompression. En cas de collage par thermocompression, la face de collage 35 peut être constituée par la face d'une couche métallique telle que de l'or, du cuivre ou de l'aluminium. Lors de l'étape de collage, une pression et une température importante sont appliquées en même temps pour obtenir le collage de la face 42 sur la face 10. Par exemple, la température est supérieure à 100 ou 200 °C, et la force de compression est supérieure à 30 kN ou 40 kN. Il peut également s'agir d'un collage anodique connu sous le terme anglais de « anodic bonding » qui est obtenu en utilisant un champ électrostatique. [00112] Le collage sans apport de matière adhésive peut également être remplacé par un collage avec apport de matière adhésive. Dans ce cas, la rugosité de la face 5 active 10 peut être plus importante. Par exemple, sa rugosité RMS est inférieure à 500 nm ou 100 nm ou 10 nm. [00113] La préparation de la face de collage des puces pour le collage sans apport de matière peut être réalisée à différents moments. Par exemple, cette préparation peut être réalisée : 10 - avant ou après la découpe des puces, - avant ou après le dépôt de la couche de transfert, ou - avant ou après le maintien des puces sur le support de transfert. [00114] Par exemple, l'étape 34 est réalisée avant cette préparation de la face de collage. 15 [00115] Une fois la face de collage préparée, celle-ci peut être mise en contact avec un support temporaire rigide ou souple pour protéger cette face de collage lors des étapes ultérieures. Cette mise en contact avec un support temporaire peut avoir lieu avant ou après l'étape de découpage des puces. [00116] La préparation de la face du substrat 6 pour le collage sans apport de matière 20 peut aussi être réalisée à différents moments. Par exemple, elle peut être réalisée juste avant l'étape 70. [00117] L'étape 72 de préparation des faces 42 peut être omise si cette préparation a déjà été réalisée pendant la fabrication des puces et que l'état de surface de la face 42 est encore compatible avec un collage sans apport de matière adhésive juste 25 avant que l'on procède à un tel collage. L'étape 72 peut aussi être fait à un autre moment, par exemple, après l'opération 76 de transport des puces 4. [00118] L'étape 92 de renforcement du collage peut aussi être réalisée avant l'étape de séparation entre le support de transfert et le substrat 6 ou être réalisée, pour partie, avant cette étape de séparation et, pour l'autre partie, après l'étape de séparation. Le 30 traitement thermique réalisé avant l'étape de séparation doit être réalisé à une température qui ne détruit pas le support 18 ou les plots 58 ou 124. [00119] Le procédé de la figure 16 peut être modifié en remplaçant le plot 124 par le support 18. Dans ce cas, au lieu de placer et de coller une puce à la fois, il est possible de placer et de coller simultanément plusieurs puces à la fois, voire de coller 35 et de placer l'ensemble des puces 4 simultanément sur le substrat 10. [00120] L'étape 210 peut aussi être réalisée en remplaçant la bobine 202 par un aimant permanent supplémentaire dont le moment magnétique est de sens opposé à celui du plot 58. Cet aimant permanent supplémentaire est approché, en le déplaçant verticalement le long de l'axe 186, du plot 58 pendant l'intervalle de temps ATI pour 40 annuler la force d'attraction magnétique. Pendant l'intervalle de temps AT2, l'aimant permanent supplémentaire est éloigné du plot 58 de sorte que la puce 4 est de nouveau attirée par le plot 58. [00121] Si la couche 56 est suffisamment épaisse, le substrat 52 peut être omis et remplacé par une plaque sur laquelle sont collés les différents plots 58 aux 5 emplacements prédéfinis. [00122] Dans un autre mode de réalisation, la direction d'aimantation des plots 58 peut aussi être parallèle au plan de la couche 52. [00123] Dans un autre mode de réalisation, illustré sur la figure 26, il est possible que l'attraction se fasse au travers d'un masque 230 non solidaire du support 18 et du 10 plateau 8. Lors de l'opération 70, par exemple, ce masque 230 est interposé entre le support 18 et les couches de transfert 36. Ce masque 230 comporte au moins un ouverture 232 dont la section horizontale est suffisamment large pour être traversée par au moins une puce 4. La section horizontale de cette ouverture 232 est également suffisamment étroite pour empêcher une puce 4 située à côté de la puce 4 15 à transférer de venir se coller sur un plot 58. Ce masque 230 permet de choisir la ou les puces 4 à transférer en plaçant l'ouverture 230 à la verticale de la puce 4 à transférer et en plaçant des parties du masque 230 dépourvues d'ouverture à la verticale des puces qui ne doivent pas être transférées. Il peut servir également de guide lors du détachement. Ce masque n'est pas en matériau magnétique dur (pour 20 éviter d'interférer dans le processus de transfert). Il est, par exemple, en polymère, en métal (cuivre, aluminium par exemple) ou en céramique (par exemple A1203). [00124] Comme illustré sur la figure 27, le masque 230 peut également être utilisé dans le procédé de la figure 10 pour sélectionner la ou les puces à coller sur la face 10 du substrat récepteur 6 lors de l'opération 108. 25 [00125] En fin, il n'est pas nécessaire que toutes les zones de réception de la face active 10 soient immédiatement contiguës les unes aux autres pour former une face active continûment plane et lisse. Par exemple, en variante, les zones de réception de la face active sont séparées les unes des autres par des tranchées creusées dans le substrat 6. Chaque zone de réception forme alors une protrusion par rapport au 30 fond des tranchées. Dans une autre variante, les tranchées séparent des groupes de plusieurs zones de réception. Ces tranchées sont, par exemple, utilisées pour recevoir d'autres puces que les puces 4 et peuvent donc former des logements de réception de puces supplémentaires. A l'inverse après que la face active 10 ait été polie pour la rendre lisse, les différentes zones de réception peuvent être délimitées 35 les unes des autres en déposant sur cette face lisse des protrusions autour des zones de réception. Dans ces derniers modes de réalisation, comme dans les précédents modes de réalisation, lors du polissage et, par exemple, aussi lors du collage de la puce 4, chaque zone de réception est lisse et : 1) soit directement bordée d'une zone périphérique lisse et qui s'étend dans le même 40 plan que la zone de réception, 2) soit directement bordée d'une zone périphérique en retrait à l'intérieur du substrat. [00126] Dans le cas 1) ci-dessus, la surface globale de la zone de réception et de sa zone périphérique représente, par exemple, une surface deux, trois ou quatre fois supérieure à la surface de la face de collage de la puce 4. Typiquement, cette zone périphérique lisse entoure complètement la zone de réception. [00127] Dans le cas 2) ci-dessus, la zone périphérique en retrait peut être une tranchée creusée dans la face active pour délimiter une zone de réception. Comme dans le cas 1), cette zone périphérique en retrait peut s'étendre tout autour de la zone de réception mais ce n'est pas nécessaire. Ainsi, il peut exister des situations où la surface de réception est bordée d'un côté par une zone périphérique lisse et d'un autre côté par une zone périphérique en retrait. La présence de cette zone périphérique en retrait ne gène pas les étapes de polissage pour rendre lisse la zone de réception. [00128] Dans tous les cas, il n'existe aucune saillie ou protrusion s'étendant autour de la zone de réception vers l'extérieur du substrat lors du polissage de la face active et, typiquement, avant que la puce 4 ait été collée sur cette zone de réception. Les zones de réception sont donc dépourvues de logement propre à guider la puce 4 sur un emplacement précis lors de son placement sur la face active. De plus, de préférence, les zones de réception s'étendent toutes dans un même plan horizontal.
Tout ce qui a été précédemment décrit s'applique à ces variantes.

Claims (12)

  1. REVENDICATIONS1. Procédé de placement et de collage de puces sur un substrat récepteur, ce procédé comportant : a) la fourniture (44, 98) de plusieurs puces, chaque puce comportant une face de collage et une couche de transfert, b) le placement (70, 100, 126) des puces à des emplacements prédéfinis en attirant la couche de transfert à l'aide d'un plot, la force d'attraction entre la couche de transfert et le plot étant une force choisie dans le groupe composé d'une force 10 magnétique, d'une force électrostatique et d'une force électromagnétique, c) le collage (74, 100, 126) des faces de collage des puces ainsi placées sur des zones de réception respectives d'une face active du substrat récepteur, chaque zone de réception ayant la même surface que la face de collage collée sur cette zone de réception, 15 caractérisé en ce que, lors de l'étape c), le procédé comporte la fourniture de la face active du substrat récepteur dans laquelle chaque zone de réception est lisse et directement bordée par une zone périphérique lisse et au même niveau pour prolonger cette zone de réception dans un même plan ou par une zone périphérique en retrait à l'intérieur du substrat. 20
  2. 2. Procédé selon la revendication 1, dans lequel le procédé comporte : - la préparation (30, 62, 72) des faces de collage et des zones de réception pour permettre un collage sans apport de matière adhésive entre les faces de collage et les zones de réception correspondantes, puis 25 - lors de l'étape c), la mise en contact direct (78, 108, 130) de chaque face de collage avec sa zone de réception respective et l'obtention ainsi d'un collage sans apport de matière adhésive des puces sur le substrat récepteur.
  3. 3. Procédé selon l'une quelconque des revendications précédentes, dans lequel : 30 - l'étape b) comporte : - la fourniture (60, 124) d'un support de transfert contenant des plots uniquement situés à des positions correspondant chacune à l'un des emplacements prédéfinis, - la mise en présence (70) des puces avec le support de transfert et l'attraction 35 par chaque plot de la couche de transfert d'une puce respective pour la placer à l'emplacement prédéfini correspondant avec sa face de collage tournée du côté opposé au support de transfert, puis le maintien de cette puce surl'emplacement prédéfini correspondant sous l'effet de la force d'attraction exercée par le plot qui l'a attirée, - l'étape c) comporte : - le déplacement (76, 78) du support de transfert pour amener collectivement les faces de collage des puces maintenues sur les plots, en contact sur les zones de réception de la face active du substrat récepteur, - le détachement (80) des plots, des couches de transfert de chaque puce, pour séparer le support de transfert du substrat récepteur.
  4. 4. Procédé selon la revendication 3, dans lequel : - l'étape a) comporte la fourniture (44) de puces dont la couche de transfert est réalisée dans un matériau magnétique, et - le procédé comporte la réalisation (54) des plots dans un matériau magnétique, l'un au moins du matériau magnétique de la couche de transfert et du matériau 15 magnétique des plots étant un matériau magnétique dur et aimanté de façon permanente.
  5. 5. Procédé selon la revendication 3 ou 4, dans lequel le procédé comporte le dépôt d'une couche de polymères d'au moins 30 micromètres d'épaisseur située entre le 20 plot et la couche de transfert lors de l'étape c).
  6. 6. Procédé selon la revendication 3, dans lequel : - l'étape a) comporte la fourniture (44) de puces dont la couche de transfert est réalisée dans un matériau électriquement conducteur, 25 - l'étape b) comporte l'application d'un potentiel sur chaque plot du support de transfert pour générer une force d'attraction électrostatique qui attire les puces vers les plots puis maintient chaque puce sur un plot respectif, et - l'étape c) comporte la commande de l'application du potentiel sur chaque plot pour limiter ou annuler la force d'attraction électrostatique et faciliter ainsi la séparation 30 entre le support de transfert et le substrat récepteur.
  7. 7. Procédé selon la revendication 3, dans lequel : - l'étape a) comporte la fourniture (44) de puces dont la couche de transfert est réalisée dans un matériau magnétique, et 35 - l'étape b) comporte : - la fourniture d'un support de transfert dans lequel chaque plot comporte une piste qui s'enroule autour d'un axe pour former une bobine propre à générer un champ magnétique lorsqu'elle est alimentée, et- l'alimentation de la piste de chaque plot pour générer une force d'attraction électromagnétique propre à attirer la couche de transfert d'une puce respective, et - l'étape c) comporte la commande de l'alimentation de la piste de chaque plot pour 5 limiter ou annuler la force d'attraction électromagnétique et faciliter ainsi la séparation entre le support de transfert et le substrat récepteur.
  8. 8. Procédé selon l'une quelconque des revendications précédentes, dans lequel l'étape b) comporte : 10 - le déplacement (70) de la couche de transfert vers le plot par une force d'attraction magnétique, puis - l'éloignement (210) de la couche de transfert du plot en diminuant ou annulant la force d'attraction magnétique, puis - à nouveau le déplacement (210) de la couche de transfert vers le plot par la force 15 d'attraction magnétique.
  9. 9. Procédé selon l'une quelconque des revendications 1 à 2, dans lequel : - l'étape a) comporte la fourniture (98) de puces dont la couche de transfert est réalisée dans un matériau magnétique et la disposition des différentes puces sur un 20 plateau avec leur face de collage tournée du côté opposé au plateau, et - l'étape b) comporte : - la mise (107 ;128) en vis-à-vis des faces de collage des puces avec les zones de réception de la face active du substrat récepteur tout en conservant un jeu entre les faces de collage et les zones de réception correspondantes, 25 - le positionnement (102 ; 130), du côté opposé à la face active, d'au moins un plot générant un champ magnétique à un endroit correspondant à un emplacement prédéfini sur la face active, et - le déplacement (108 ; 130) d'une puce jusqu'à l'emplacement prédéfini sur la face active sous l'effet de la force d'attraction qui existe entre cette puce et le 30 plot positionné du côté opposé à la face active.
  10. 10. Procédé selon la revendication 9, dans lequel l'étape b) comporte le positionnement (102), du côté opposé à la face active, simultanément, de plusieurs desdits plots générant un champ magnétique, de manière à attirer simultanément 35 plusieurs puces sur plusieurs emplacements prédéfinis respectifs sur la face active du substrat récepteur.
  11. 11. Procédé selon l'une quelconque des revendications précédentes, dans lequel, lors de l'étape b), la force d'attraction est une force magnétique ou électromagnétique.
  12. 12. Poste d'assemblage comportant : - des puces (4) comportant chacune une face (42) de collage et une couche (36) de transfert, - un substrat récepteur (6) comportant une face active (10) sur laquelle les puces doivent être placées et collées, et - un dispositif (16) de placement et de collage des puces sur la face active de ce substrat récepteur, ce dispositif étant apte : - à placer les puces à des emplacements prédéfinis en attirant la couche de transfert à l'aide d'un plot (58 ; 160 ; 172 ; 182), la force d'attraction entre la couche de transfert et le plot étant une force choisie dans le groupe composé d'une force magnétique, d'une force électrostatique et d'une force électromagnétique, - à coller les faces de collage des puces ainsi placées sur des zones de réception respectives de la face active du substrat récepteur, chaque zone de réception ayant la même surface que la face de collage collée sur cette zone de réception caractérisé en ce que chaque zone de réception, de la face active (10) du substrat récepteur, est lisse et directement bordée par une zone périphérique lisse et au même niveau pour prolonger cette zone de réception dans un même plan ou par une zone périphérique en retrait à l'intérieur du substrat.25
FR1450293A 2014-01-14 2014-01-14 Procede de placement et de collage de puces sur un substrat recepteur Withdrawn FR3016474A1 (fr)

Priority Applications (2)

Application Number Priority Date Filing Date Title
FR1450293A FR3016474A1 (fr) 2014-01-14 2014-01-14 Procede de placement et de collage de puces sur un substrat recepteur
PCT/FR2015/050052 WO2015107290A2 (fr) 2014-01-14 2015-01-09 Procédé de placement et de collage de puces sur un substrat récepteur

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
FR1450293A FR3016474A1 (fr) 2014-01-14 2014-01-14 Procede de placement et de collage de puces sur un substrat recepteur

Publications (1)

Publication Number Publication Date
FR3016474A1 true FR3016474A1 (fr) 2015-07-17

Family

ID=50829062

Family Applications (1)

Application Number Title Priority Date Filing Date
FR1450293A Withdrawn FR3016474A1 (fr) 2014-01-14 2014-01-14 Procede de placement et de collage de puces sur un substrat recepteur

Country Status (2)

Country Link
FR (1) FR3016474A1 (fr)
WO (1) WO2015107290A2 (fr)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113053793A (zh) * 2021-03-19 2021-06-29 江西乾照光电有限公司 一种Micro LED阵列器件巨量转移装置及转移方法
CN114335260A (zh) * 2021-12-27 2022-04-12 深圳市思坦科技有限公司 一种led芯片转移方法、转移基板制备方法及显示器件

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2017075776A1 (fr) * 2015-11-04 2017-05-11 Goertek. Inc Procédé de transfert, procédé de fabrication, dispositif et appareil électronique de micro-del
DE102017101966A1 (de) 2017-02-01 2018-08-02 Osram Opto Semiconductors Gmbh Verfahren zum Transfer zumindest eines Halbleiterchips auf einen Zielträger
SG11201906510PA (en) 2017-03-02 2019-08-27 Ev Group E Thallner Gmbh Method and device for bonding chips
FR3102771B1 (fr) * 2019-10-31 2021-10-08 Commissariat Energie Atomique Procédé de collage de deux surfaces hydrophiles
CN112992878B (zh) * 2021-02-05 2023-01-13 惠州市聚飞光电有限公司 一种芯片转移方法及显示装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56152243A (en) * 1980-04-26 1981-11-25 Mitsubishi Electric Corp Manufacture of semiconductor device
EP1209735A2 (fr) * 2000-10-24 2002-05-29 Shinko Electric Industries Co. Ltd. Dispositif semi-conducteur et son procédé de fabrication
WO2007021639A2 (fr) * 2005-08-11 2007-02-22 Ziptronix, Inc. Procédé et dispositif d’éléments d’intégration tridimensionnels
US20080121724A1 (en) * 2005-05-12 2008-05-29 Infineon Technologies Ag Semiconductor Chips for TAG Applications, Devices for Mounting the Same, and Mounting Method
WO2011072373A1 (fr) * 2009-12-17 2011-06-23 Cooledge Lighting Inc. Procédé et tampon de transfert magnétique pour transférer des puces semi-conductrices à l'aide de techniques d'impression à transfert magnétique
WO2012133760A1 (fr) * 2011-03-30 2012-10-04 ボンドテック株式会社 Procédé et système de montage de composants électroniques, et substrat
FR2979167A1 (fr) * 2011-08-19 2013-02-22 Soitec Silicon On Insulator Formation de structures semi-conductrices liées dans des processus d’intégration tridimensionnelle en utilisant des substrats récupérables
FR2980036A1 (fr) * 2011-09-12 2013-03-15 St Microelectronics Crolles 2 Procede de realisation d'une structure integree tridimensionnelle et structure correspondante

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56152243A (en) * 1980-04-26 1981-11-25 Mitsubishi Electric Corp Manufacture of semiconductor device
EP1209735A2 (fr) * 2000-10-24 2002-05-29 Shinko Electric Industries Co. Ltd. Dispositif semi-conducteur et son procédé de fabrication
US20080121724A1 (en) * 2005-05-12 2008-05-29 Infineon Technologies Ag Semiconductor Chips for TAG Applications, Devices for Mounting the Same, and Mounting Method
WO2007021639A2 (fr) * 2005-08-11 2007-02-22 Ziptronix, Inc. Procédé et dispositif d’éléments d’intégration tridimensionnels
WO2011072373A1 (fr) * 2009-12-17 2011-06-23 Cooledge Lighting Inc. Procédé et tampon de transfert magnétique pour transférer des puces semi-conductrices à l'aide de techniques d'impression à transfert magnétique
WO2012133760A1 (fr) * 2011-03-30 2012-10-04 ボンドテック株式会社 Procédé et système de montage de composants électroniques, et substrat
FR2979167A1 (fr) * 2011-08-19 2013-02-22 Soitec Silicon On Insulator Formation de structures semi-conductrices liées dans des processus d’intégration tridimensionnelle en utilisant des substrats récupérables
FR2980036A1 (fr) * 2011-09-12 2013-03-15 St Microelectronics Crolles 2 Procede de realisation d'une structure integree tridimensionnelle et structure correspondante

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113053793A (zh) * 2021-03-19 2021-06-29 江西乾照光电有限公司 一种Micro LED阵列器件巨量转移装置及转移方法
CN113053793B (zh) * 2021-03-19 2023-02-03 江西乾照光电有限公司 一种Micro LED阵列器件巨量转移装置及转移方法
CN114335260A (zh) * 2021-12-27 2022-04-12 深圳市思坦科技有限公司 一种led芯片转移方法、转移基板制备方法及显示器件

Also Published As

Publication number Publication date
WO2015107290A3 (fr) 2015-09-11
WO2015107290A2 (fr) 2015-07-23

Similar Documents

Publication Publication Date Title
FR3016474A1 (fr) Procede de placement et de collage de puces sur un substrat recepteur
EP2162907B1 (fr) Dispositif comportant des composants encastrés dans des cavités d'une plaquette d'accueil et procédé correspondant
EP3625822B1 (fr) Procédé de fabrication d'un dispositif d'affichage émissif à led
EP2342744B1 (fr) Procede de formation d'une couche monocristalline dans le domaine micro-electronique
EP1923912B1 (fr) Procédé de fabrication d'une structure microtechnologique mixte
EP1653504A1 (fr) Structure composite à forte dissipation thermique
EP2538438B1 (fr) Procédé de fabrication d'une structure semi-conductrice mettant en oeuvre un collage temporaire
EP1576658B1 (fr) Procede de realisation de substrats mixtes et structure ainsi obtenue
EP3598483B1 (fr) Dispositif et procédés pour le report de puces d'un substrat source vers un substrat destination
EP2572374A1 (fr) Procede de realisation d'un support de substrat
FR2959350A1 (fr) Procede de fabrication d’un dispositif microelectronique et dispositif microelectronique ainsi fabrique
US9984913B2 (en) Tri-modal carrier for a semiconductive wafer
EP2263251B1 (fr) Procede de transfert a l'aide d'un substrat ferroelectrique
EP3552226B1 (fr) Procédé de transfert de couches minces
FR2943176A1 (fr) Procede de positionnement des puces lors de la fabrication d'une plaque reconstituee
EP3035378B1 (fr) Procédé de transformation d'un dispositif électronique utilisable dans un procédé de collage temporaire d'une plaque sur une poignée et dispositif électronique fabriqué par le procédé
FR2858461A1 (fr) Realisation d'une structure comprenant une couche protegeant contre des traitements chimiques
WO2011131847A1 (fr) Procédé de transfert d'au moins une couche micro-technologique
WO2021191527A1 (fr) Procede de fabrication d'une structure empilee
FR3105876A1 (fr) Procédé de fabrication d’une structure composite comprenant une couche mince en SiC monocristallin sur un substrat support
FR2833754A1 (fr) Poignee permanente d'enrobage de puce retournee

Legal Events

Date Code Title Description
PLFP Fee payment

Year of fee payment: 3

ST Notification of lapse

Effective date: 20170929