JPS6225907Y2 - - Google Patents
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- JPS6225907Y2 JPS6225907Y2 JP1980079007U JP7900780U JPS6225907Y2 JP S6225907 Y2 JPS6225907 Y2 JP S6225907Y2 JP 1980079007 U JP1980079007 U JP 1980079007U JP 7900780 U JP7900780 U JP 7900780U JP S6225907 Y2 JPS6225907 Y2 JP S6225907Y2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
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- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
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- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
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- Wire Bonding (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
【考案の詳細な説明】
本考案は半導体装置に係り、特にICケースの
シールドおよび接地（以下GNDと略す）ライン
の強化に関するものである。
シールドおよび接地（以下GNDと略す）ライン
の強化に関するものである。
半導体集積回路（以下ICと略す）において、
ある回路状態S1では電流ＩS1を持ち、またある回
路状態S2では電流ＩS2を持つ。信号の変化により
状態S1→S2になる場合、電流はＩS1→ＩT→ＩS2
のように状態遷移電流（トランジエント電流ＩT
と略す）が流れる。このＩTは回路型式（例えば
TTL，CML，NMOS，CMOS，ANALOG）、使
用速度、外部端子条件等により異なるが、いずれ
にせよ、チツプ内部・外部の電源・グランドライ
ンに対しノイズ源となり好ましくないものであ
る。近来、ICは集積度、速度の向上がいちじる
しく、ＩTも大きくなつて回路動作に与える影響
も大きくなつてきている。特にGNDラインのゆ
れが生じ電源電圧、入力電圧のマージンが少なく
なり、実装を行なつた場合、誤動作の原因となり
易いものである。
ある回路状態S1では電流ＩS1を持ち、またある回
路状態S2では電流ＩS2を持つ。信号の変化により
状態S1→S2になる場合、電流はＩS1→ＩT→ＩS2
のように状態遷移電流（トランジエント電流ＩT
と略す）が流れる。このＩTは回路型式（例えば
TTL，CML，NMOS，CMOS，ANALOG）、使
用速度、外部端子条件等により異なるが、いずれ
にせよ、チツプ内部・外部の電源・グランドライ
ンに対しノイズ源となり好ましくないものであ
る。近来、ICは集積度、速度の向上がいちじる
しく、ＩTも大きくなつて回路動作に与える影響
も大きくなつてきている。特にGNDラインのゆ
れが生じ電源電圧、入力電圧のマージンが少なく
なり、実装を行なつた場合、誤動作の原因となり
易いものである。
本考案は半導体装置のうち特にチツプを載せる
ICケースレベルでのノイズ除去を目的とするも
のである。
ICケースレベルでのノイズ除去を目的とするも
のである。
本考案によれば、例えば半導体集積回路チツプ
塔載用ケースにおいて、リード引き出し層とは異
なる層にシールド用金属およびチツプ塔載部を設
け、特に半導体基板の一主面の電極と電気的に接
続された第１のリードの主面と該半導体基板の他
主面に接続された第２のリードの主面とが互いに
対向するように配置した半導体装置が得られる。
塔載用ケースにおいて、リード引き出し層とは異
なる層にシールド用金属およびチツプ塔載部を設
け、特に半導体基板の一主面の電極と電気的に接
続された第１のリードの主面と該半導体基板の他
主面に接続された第２のリードの主面とが互いに
対向するように配置した半導体装置が得られる。
チツプ内部で発生したＩTがICケースでどのよ
うにふるまうか説明する。第３図、第４図に従来
用いられているケース例の概観図を示す。
うにふるまうか説明する。第３図、第４図に従来
用いられているケース例の概観図を示す。
ＡはICチツプ、Ｂはボンデイング線、C1乃至
C16はリード線、Ｄはケース外材（セラミツク、
樹脂等）である。
C16はリード線、Ｄはケース外材（セラミツク、
樹脂等）である。
GNDラインの各々の構成は次のような経路を
とることになる。まず、チツプ内部のアルミ配
線、ポリシリ、拡散等のGND配線、パツドと
ボンデイングとの接触抵抗、ボンデイング線、
リードとボンデイングの接触抵抗、リード部
となる。またチツプとC8との接触状態によつ
ても影響がある。これらは周波数の低い部分ある
いはDC的には抵抗分しかきいてこない。ところ
が、周波数の非常に高い部分（サブナノ〜数ナノ
セカンド）では、これらの部分は、分布線路とみ
なされなければならず、インピーダンスのミスマ
ツチにより、反射が起こる。つまり、ＩTのよう
なトランジスタのスイツチに起因する周波数成分
の高い電流波形はこのICケースのGNDラインを
分布線路とみなさなければならず、GNDライン
がゆれ、IC外部に対するノイズ源となる。第１
図、第２図に本考案の実施例のケースの概観図を
示す。
とることになる。まず、チツプ内部のアルミ配
線、ポリシリ、拡散等のGND配線、パツドと
ボンデイングとの接触抵抗、ボンデイング線、
リードとボンデイングの接触抵抗、リード部
となる。またチツプとC8との接触状態によつ
ても影響がある。これらは周波数の低い部分ある
いはDC的には抵抗分しかきいてこない。ところ
が、周波数の非常に高い部分（サブナノ〜数ナノ
セカンド）では、これらの部分は、分布線路とみ
なされなければならず、インピーダンスのミスマ
ツチにより、反射が起こる。つまり、ＩTのよう
なトランジスタのスイツチに起因する周波数成分
の高い電流波形はこのICケースのGNDラインを
分布線路とみなさなければならず、GNDライン
がゆれ、IC外部に対するノイズ源となる。第１
図、第２図に本考案の実施例のケースの概観図を
示す。
各々の記号は第１図のそれと対向する。通常第
３図のC8の部分はアイランドと呼ばれ、チツプ
固定用の部分である。細長くのびているものは、
放熱効率を上げるためのものである。ボンデイン
グ線のたるみによるICチツプエツヂとのシヨー
ト対策のため、アイランド部を少し低くしている
ものもある。本考案の実施例では、このアイラン
ド部の金属をリード引き出し部とは別層にし、ケ
ース全面に広げたものである。第３図の状態では
リード引き出し部はアイランドつまりGNDとの
対向面積が小さく端効果により電界・磁界が乱れ
ノイズが生じ易い。これに対し本考案のようにす
れば、GNDとの対向面が大きくなり、アイラン
ドC8と各リードC1〜C7，C9〜C16のチツプ近傍の
部分とはストリツプ線路構成となつており、電
界・磁界が安定で、端効果はおさえられる。つま
り、GNDを平板とすることにより、シールド効
果が得られる。またC8を広くすることができ抵
抗分が少なくなる。従つてＩTによるノイズは軽
減される。従来の構造のものではエツヂタツチが
起こり、引き上げ工程が必要であるが、本考案の
構造ではエツヂタツチは起こらないという利点が
出てくる。また、金属面を大きくとることができ
るので、放熱効果が良くなる。また、この金属板
はあみ状のものでも効果は出ると考えられる。
３図のC8の部分はアイランドと呼ばれ、チツプ
固定用の部分である。細長くのびているものは、
放熱効率を上げるためのものである。ボンデイン
グ線のたるみによるICチツプエツヂとのシヨー
ト対策のため、アイランド部を少し低くしている
ものもある。本考案の実施例では、このアイラン
ド部の金属をリード引き出し部とは別層にし、ケ
ース全面に広げたものである。第３図の状態では
リード引き出し部はアイランドつまりGNDとの
対向面積が小さく端効果により電界・磁界が乱れ
ノイズが生じ易い。これに対し本考案のようにす
れば、GNDとの対向面が大きくなり、アイラン
ドC8と各リードC1〜C7，C9〜C16のチツプ近傍の
部分とはストリツプ線路構成となつており、電
界・磁界が安定で、端効果はおさえられる。つま
り、GNDを平板とすることにより、シールド効
果が得られる。またC8を広くすることができ抵
抗分が少なくなる。従つてＩTによるノイズは軽
減される。従来の構造のものではエツヂタツチが
起こり、引き上げ工程が必要であるが、本考案の
構造ではエツヂタツチは起こらないという利点が
出てくる。また、金属面を大きくとることができ
るので、放熱効果が良くなる。また、この金属板
はあみ状のものでも効果は出ると考えられる。
第１図は本考案の実施例のケースの構造を示す
平面図で、第２図は第１図の断面図である。第３
図は従来のケースの構造を示す平面図で、第４図
は第３図の断面図である。 尚図において、Ａ……ICチツプ、Ｂ……ボン
デイング線、C1乃至C16……リード、Ｄ……ケー
ス外材。
平面図で、第２図は第１図の断面図である。第３
図は従来のケースの構造を示す平面図で、第４図
は第３図の断面図である。 尚図において、Ａ……ICチツプ、Ｂ……ボン
デイング線、C1乃至C16……リード、Ｄ……ケー
ス外材。
Claims (1)
- 半導体基板と、該半導体基板が取り付けられか
つ固定電位が供給された金属板と、前記半導体基
板の電極にそれぞれ接続された複数の外部導出リ
ードとを有する半導体装置において、前記外部導
出リードの前記半導体基板の電極側先端部は前記
金属板とは平行しかつ直接対面してストリツプ線
路を形成するように設置されていることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980079007U JPS6225907Y2 (ja) | 1980-06-06 | 1980-06-06 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1980079007U JPS6225907Y2 (ja) | 1980-06-06 | 1980-06-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS574239U JPS574239U (ja) | 1982-01-09 |
| JPS6225907Y2 true JPS6225907Y2 (ja) | 1987-07-02 |
Family
ID=29441507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1980079007U Expired JPS6225907Y2 (ja) | 1980-06-06 | 1980-06-06 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6225907Y2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4085093A (en) * | 1976-07-23 | 1978-04-18 | The Goodyear Tire & Rubber Company | Sulfilimines as premature vulcanization inhibitors |
| JPH02913Y2 (ja) * | 1985-02-05 | 1990-01-10 | ||
| JP2618883B2 (ja) * | 1987-03-30 | 1997-06-11 | 株式会社東芝 | 半導体装置 |
| CA1278618C (en) * | 1987-07-20 | 1991-01-02 | George Erdos | Plastic encapsulated integrated circuit package with electrostatic shield |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS546567B2 (ja) * | 1972-10-25 | 1979-03-29 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5085752U (ja) * | 1973-12-10 | 1975-07-22 | ||
| JPS546567U (ja) * | 1977-06-17 | 1979-01-17 |
-
1980
- 1980-06-06 JP JP1980079007U patent/JPS6225907Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS546567B2 (ja) * | 1972-10-25 | 1979-03-29 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS574239U (ja) | 1982-01-09 |
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