DE10314151B4 - Halbleiterbauelementeanordnung und Verfahren zur Kompensation parasitärer Ströme - Google Patents

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Abstract

Halbleiterbauelementeanordnung (1) mit
– einem Halbleitersubstratbereich (10) eines ersten Leitfähigkeitstyps (p),
– einem im Halbleitersubstratbereich (10) gebildeten in ebener Projektion rechteckförmigen ersten Wannenbereich (11) eines dem ersten Leitfähigkeitstyp (p) entgegengesetzten zweiten Leitfähigkeitstyps (n),
– mindestens einem im Halbleitersubstratbereich (10) neben dem ersten Wannenbereich (11) jedoch durch jeweils einen Substratzwischenbereich (14) vom ersten Wannenbereich (11) getrennten zweiten Wannenbereich (12) des zweiten Leitfähigkeitstyps (n), wobei
– jeweils ein parasitärer Substrattransistor (13) im jeweiligen Substratzwischenbereich (14) zwischen dem ersten und dem wenigstens einen zweiten Wannenbereich (11, 12) wirkt,
dadurch gekennzeichnet,
dass eine Stromerfassungsstruktur (A, B, C) des zweiten Leitfähigkeitstyps (n) zur Erfassung eines vom ersten Wannenbereich (11) durch den parasitären Substrattransistor (13) in den Halbleitersubstratbereich (10) injizierten parasitären Stroms (Is) mit einem minimalen Abstand an den Rand des ersten Wannenbereichs (11) anschliesst und aufweist:
– einen ersten Stromerfassungsstreifen (A), der sich entlang einer ersten Rechteckseite des...

Description

  • Die Erfindung betrifft eine Halbleiterbauelementeanordnung und ein Verfahren zur Kompensation eines parasitären Stroms, der durch einen in einem Substratzwischenbereich wirkenden parasitären Substrattransistor erzeugt wird, jeweils gemäß den Oberbegriffen der Patentansprüche 1 und 7. Eine derartige Halbleiterbauelementeanordnung und ein derartiges Kompensationsverfahren ist durch US 5,543,747 A bekannt geworden.
  • Bislang konnten parasitäre Ströme bei gattungsgemäßen Halbleiterbauelementeanordnungen durch die im Stand der Technik üblichen Schutzringe nur verringert, niemals aber völlig vermieden werden.
  • In BCD Halbleitertechnologien, bei denen in einem p-Substratbereich ein erster und zweiter rechteckförmiger n-Wannenbereich nebeneinander liegen und die n-Wannenbereiche die n-Bereiche eines ersten und zweiten DMOS-Transistor sind, wird beim Auftreten negativer Spannungen am Drain eines der DMOS-Transistoren der inhärente laterale Substrat-n-p-n-Transistor aktiv und beeinflusst durch seinen Kollektorstrom potentiell alle Wannen im Chip.
  • Eine derartige Struktur ist beispielhaft in Form einer schematischen Layoutansicht in der beiliegenden 3 gezeigt. Eine erste und zweite n-Wanne 11 und 12 sind rechteckförmig, liegen im p-Substratbereich 10 parallel nebeneinander und sind durch einen Substratzwischenbereich 14 voneinander getrennt. In dem zuletzt genannten Substratzwischenbereich 14 bildet sich der parasitäre n-p-n-Substrattransistor 13.
  • Für die weiter unten erläuterte Ableitung der zur Erzeugung eines Kompensationsstroms führenden Gleichungen ist in 3 ein kartesisches X-Y-Koordinatensystem eingeführt, in dem die erste n-Wanne 11 zwischen den Abszissenwerten X1 und X2 liegt.
  • Bei Halbleiterbauelementeanordnungen in der genannten BCD-Halbleitertechnologie waren bestimmte Aufgabenstellungen, wie zum Beispiel eine Lastdiagnose mit geringen Diagnoseströmen und Minoritätsträgerinjektion an einem benachbarten n-Gebiet bislang nur sehr schwierig und in manchen Fällen überhaupt nicht realisierbar.
  • Die oben zu den Oberbegriffen der Patentansprüche 1 und 7 zitierte US 5,543,747 A beschreibt und zeigt, insbesondere in den 2 bis 7, eine aus einer n-Epitaxieschicht gebildete aktive Schutzringstruktur, die gemäß den 5 und 7 von n-Wannen, in denen sich Transistoren einer Steuerschaltung befinden, isoliert und im Abstand angeordnet ist.
  • Weitere Stromschutzeinrichtungen und -schaltungen in integrierten Halbleiterbauelementen zur Kompensation von unerwünschten parasitären Strömen sind jeweils in US 5,834,826 A , US 6,225,673 B1 , US 4,466,011 A , US 4,216,394 A , US 4,028,564 A und GB 2,150,779 A beschrieben.
  • Es ist eine Aufgabe der Erfindung, eine Halbleiterbauelementeanordnung der gattungsgemäßen Art so anzugeben, dass die zuvor erwähnte Beeinflussung durch die aufgrund des lateralen parasitären n-p-n-Transistors fließenden parasitären Ströme vermieden werden kann und auch eine Lastdiagnose mit kleinen Diagnoseströmen und Minoritätsträgerinjektion realisierbar ist.
  • Eine weitere Aufgabe der Erfindung besteht darin, ein Verfahren zur Kompensation des durch den parasitären Substrat n-p-n-Transistor verursachten parasitären Stroms bei einer gattungsgemäßen Halbleiterbauelementeanordnung anzugeben.
  • Gemäß einem ersten Aspekt der Erfindung ist eine die obige Aufgabe lösende Halbleiterbauelementeanordnung mit
    • – einem Halbleitersubstratbereich eines ersten Leitfähigkeitstyps,
    • – einem im Halbleitersubstratbereich gebildeten in ebener Projektion rechteckförmigen ersten Wannenbereich eines dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps,
    • – mindestens einem im Halbleitersubstratbereich neben dem ersten Wannenbereich jedoch durch jeweils einen Substratzwischenbereich vom ersten Wannenbereich getrennten zweiten Wannenbereich des zweiten Leitfähigkeitstyps, wobei
    • – jeweils ein parasitärer Substrattransistor im jeweiligen Substratzwischenbereich zwischen dem ersten und dem wenigstens einen zweiten Wannenbereich wirkt,
    dadurch gekennzeichnet,
    dass eine Stromerfassungsstruktur des zweiten Leitfähigkeitstyps zur Erfassung eines vom ersten Wannenbereich durch den parasitären Substrattransistor in den Halbleitersubstratbereich injizierten parasitären Stroms mit einem minimalen Abstand an den Rand des ersten Wannenbereichs anschliesst und aufweist:
    • – einen ersten Stromerfassungsstreifen, der sich entlang einer ersten Rechteckseite des ersten Wannenbereichs anschließend an den Substratzwischenbereich erstreckt,
    • – einen vom ersten Stromerfassungsstreifen getrennten zweiten Stromerfassungsstreifen, der sich entlang einer an die ers te Rechteckseite anschließenden zweiten Rechteckseite des ersten Wannenbereichs erstreckt und
    • – einen punktförmigen Stromerfassungsfleck, der an der zwischen der ersten Rechteckseite und der zweiten Rechteckseite liegenden Ecke des ersten Wannenbereichs getrennt vom ersten und zweiten Stromerfassungsstreifen liegt, und dass im Halbleitersubstratbereich eine Kompensationsstromerzeugungseinrichtung integriert ist, die aus dem Produkt IA·IB einer ersten und zweiten jeweils von dem ersten und zweiten Stromerfassungsstreifen abgeleiteten Stromkomponente dividiert durch die von dem Stromerfassungsfleck abgeleitete Stromkomponente einen den parasitären Strom kompensierenden Kompensationsstrom erzeugt und dem ersten Wannenbereich einspeist.
  • Bevorzugt ist der zweite Wannenbereich in ebener Projektion ebenfalls rechteckförmig und liegt parallel zum ersten Wannenbereich. Weiterhin bevorzugt haben der erste und zweite Wannenbereich dieselbe Fläche und dieselbe Länge und Breite.
  • Dabei kann der erste Leitfähigkeitstyp diep-Leitung oder der zweite Leitfähigkeitstyp dien-Leitung sein.
  • Bei der erfindungsgemäßen Halbleiterbauelementeanordnung kann der erste n-Wannenbereich einen Ladungsträger sammelnden ersten DMOS-Transistor und der zweite n-Wannenbereich einen Ladungsträger injizierenden zweiten DMOS-Transistor aufweisen.
  • Des Weiteren kann bei der erfindungsgemäßen Bauelementeanordnung die Kompensationsstromerzeugungseinrichtung eine Multiplizierer/Dividierer-Schaltungsanordnung aufweisen, die eingangsseitig mit dem ersten und zweiten Stromerfassungsstreifen sowie mit dem Stromerfassungsfleck und ausgangsseitig mit dem ersten Wannenbereich verbunden ist.
  • Gemäß einem zweiten Aspekt der Erfindung ermöglicht die Erfindung ein Verfahren zur Kompensation eines parasitären Stroms, der durch einen parasitären Substrattransistor erzeugt wird, der in einem Substratzwischenbereich eines ersten Leitfähigkeitstyps wirkt, der sich zwischen einem in ebener Projektion rechteckförmigen ersten Wannenbereich eines dem ersten Leitfähigkeitstyp entgegengesetzten zweiten Leitfähigkeitstyps und einem neben dem ersten Wannenbereich im Halbleitersubstratbereich des ersten Leitfähigkeitstyps liegenden zweiten Wannenbereich des zweiten Leitfähigkeitstyps erstreckt,
    gekennzeichnet durch folgende Schritte:
    • – Ableitung von Stromkomponenten jeweils von einem mit einem minimalen Abstand unmittelbar an den Rand des ersten Wannenbereichs anschließenden ersten und zweiten Stromerfassungsstreifen und von einem punktförmigen Stromerfassungsfleck jeweils des zweiten Leitfähigkeitstyps, von denen sich
    • – der erste Stromerfassungsstreifen entlang einer an den Substratzwischenbereich anschließenden ersten Rechteckseite des ersten Wannenbereichs,
    • – der zweite Stromerfassungsstreifen getrennt vom ersten Stromerfassungsstreifen entlang einer an die erste Rechteckseite anschließenden zweiten Rechteckseite des ersten Wannenbereichs erstrecken und
    • – der punktförmige Stromerfassungsfleck an der zwischen der ersten Rechteckseite und der zweiten Rechteckseite liegenden Ecke des ersten Wannenbereichs getrennt vom ersten und zweiten Stromerfassungsstreifen liegt,
    • – Erzeugung eines den parasitären Strom genau abbildenden Kompensationsstroms und durch Bildung des Produkts IA·IB der ersten und zweiten, jeweils von dem ersten und zweiten Stromerfassungsstreifen abgeleiteten Stromkomponente und Division dieses Produkts durch die von dem Stromerfassungsfleck abgeleitete dritte Stromkomponente, und
    • – Einspeisung des Kompensationsstroms in den ersten Wannenbereich.
  • Bevorzugt wird bei dem erfindungsgemäßen Kompensationsverfahren für einen den ersten Wannenbereich als n-Bereich aufweisenden und Ladungsträger sammelnden ersten DMOS-Transistor und einen den zweiten Wannenbereich als n-aufweisenden Ladungsträger injizierenden zweiten DMOS-Transistor der Kompensationsstrom durch einen im p-Substratbereich integrierten und eingangsseitig mit dem ersten und zweiten Stromerfassungsstreifen sowie dem Stromerfassungsfleck und ausgangsseitig mit dem ersten Wannenbereich verbundenen Multiplizierer/Dividierer erzeugt.
  • Nachstehend wird eine erfindungsgemäße Halbleiterbauelementeanordnung mit der dafür vorgesehenen aktiven Schutzstruktur sowie ein erfindungsgemäßes Kompensationsverfahren am Beispiel einer in BCD-Halbleitertechnologie ausgeführten zuvor bereits erläuterten und in 3 veranschaulichten Anordnung von zwei nebeneinander in einem gemeinsamen Substratbereich und getrennt voneinander angeordneten n-Wannenbereichen anhand der nachfolgend aufgelisteten Zeichnungsfiguren erläutert. Im erläuterten Beispiel sind die beiden n-Wannenbereiche gleich groß, rechteckförmig und liegen parallel zueinander. Diese beispielhafte Anordnung schränkt die Erfindung nicht ein und dient zuvörderst zur Veranschaulichung und zu einer vereinfachten Ableitung der Beziehungen für den Kompensationsstrom.
  • 1 ausgehend von der bereits erläuterten 3 eine schematische Layoutansicht der neben zwei aneinandergrenzenden Seiten der ersten n-Wanne liegenden aktiven Schutzstruktur;
  • 2 eine Schaltungsimplementation zur Erzeugung des Kompensationsstroms durch Produktbildung und Di vision mit den von der Schutzstruktur abgeleiteten Stromkomponenten;
  • 3 die bereits eingangs erläuterte schematische Layoutansicht einer in BCD-Halbleitertechnologie implementierten Halbleiterbauelementeanordnung.
  • Zunächst werden anhand der 1 und 3 die der Erzeugung des Kompensationsstroms zugrunde liegenden theoretischen Grundlagen abgeleitet.
  • Durch das Leitendwerden der Basis-Emitterdiode des parasitären n-p-n-Transistors 13 werden Minoritätsträger in das Substrat 10 injiziert. Die so entstehende Minoritätsträger-Überschussdichte nimmt durch Rekombination in lateraler Richtung exponentiell ab. Die parasitären Kollektorströme sind proportional zu dieser Überschussträgerdichte und können für den eindimensionalen Fall durch folgende Gleichung (1) beschrieben werden:
    Figure 00080001
  • IS in der x-Richtung (eindimensionaler Fall) entspricht dem Kollektorstrom normiert auf die Kollektorfläche AC; k1 und k2 sind Koeffizienten, die die Stärke der Injektion und das Abklingverhalten (Diffusionslänge) beschreiben.
  • Der zweidimensionale Fall wird durch die nachfolgende Gleichung (2) beschrieben:
    Figure 00080002
  • Um den gesamten Kollektorstrom für einen gegebenen Bereich der Fläche AC zu erhalten, muss das Flächenintegral gemäß Gleichung (3) gelöst werden:
    Figure 00090001
  • Es ergibt sich aus der Lösung des Flächenintegrals gemäß Gleichung (3)
    Figure 00090002
  • Da die Funktion für den Kollektorstrom IS die Bedingung (5) f(x, y) = f1(x)·f2(y) (5)erfüllt, kann die folgende Gleichung (6) angewandt werden:
    Figure 00090003
  • Die drei Kollektorströme der Gebiete A, B, C sind in den folgenden Gleichungen (7) bis (9) dargestellt:
    Figure 00090004
    IC = f(x2, y2) (9)
  • Nun wird die Gleichung (6) auf Gleichung (3) angewendet und die drei Terme gemäß den Gleichungen (7) bis (9) eingesetzt. Daraus erhält man die folgende Gleichung (10):
    Figure 00100001
  • Hier ist der gesuchte Kollektorstrom, das ist der parasitäre Strom IS als Produkt der Terme IA·IB dividiert durch den Term IC dargestellt.
  • Die 1 zeigt ausgehend von 3 eine schematische Layoutansicht, die eine Anordnung von zwei streifenförmigen schmalen n-Wannenbereichen A und B längs und neben zwei aneinander grenzenden Seiten der zu schützenden ersten n-Wanne 11 jeweils zur Gewinnung der Stromkomponenten IA und IB und einen punktförmigen Schutzfleck C ebenfalls als n-Wannenabschnitt zwischen den aber getrennt von den Streifen A und B zur Gewinnung der Stromkomponente IC darstellt. Die Abschnitte A–C der Schutzstruktur befinden sich hier unmittelbar am Rand des zu schützenden rechteckförmigen ersten n-Wannenbereichs 11 in minimalem (vernachlässigbarem) Abstand dazu. Die parasitären Ströme dieser drei Abschnitte A–C entsprechen den Strömen IA bis IC aus den Gleichungen (7) bis (9), da A und B Linienintegrale und C einen Funktionswert von IS realisieren.
  • Hier sei erwähnt, dass die in 1 gezeigte Anordnung der aktiven Schutzstruktur nur ein Beispiel ist. Die Abschnitte A und B können entlang beliebiger Seitenkanten der zu schützenden n-Wanne 11 angeordnet sein. Das Gebiet C muss dabei im virtuellen Schnittpunkt von A und B liegen.
  • Selbstverständlich können mit dem oben beschriebenen Prinzip nicht nur die parasitären Ströme von in n-Wannen liegenden DMOS-Transistoren kompensiert werden. Die durch die Gleichungen (1) bis (10) dargestellte Ableitung des Kompensationsstroms für den Kollektorstrom IS ist auf beliebige rechteckförmige erste n-Wannen anwendbar, wobei die erste und zweite Wanne in keiner besonderen geometrischen Beziehung zueinander stehen müssen, wie sie in der obigen modellhaften Ableitung angenommen ist.
  • Die obige Ausführung zeigt dass durch Multiplikation von IA und IB und Division durch IC ein Strom erhältlich ist, der exakt dem parasitären Strom im DMOS in der n-Wanne 11 entspricht.
  • Gemäß der beiliegenden 2 ist im p-Substratbereich 10 ein Multiplizierer/Dividierer 15 integriert, der Multiplikationseingänge 16 und 17 hat, denen jeweils die von dem n-Streifen A und dem n-Streifen B der aktiven Schutzstruktur abgeleiteten Stromkomponenten IA und IB zugeleitet werden. Ferner weist der Multiplizierer/Dividierer 15 einen Divisionseingang 18 auf, dem die vom Schutzfleck C abgeleitete Stromkomponente IC zugeführt wird. Der Multiplizierer/Dividierer 15 gibt an seinem Ausgang 19 den mit dem Kollektorstrom IS übereinstimmenden Kompensationsstrom ICOMP ab, der dem zu schützenden n-Wannenbereich, das heißt dem in diesem Wannenbereich gebildeten DMOS-Leistungstransistor zugeführt wird.
  • Der Multiplizierer/Dividierer 15 kann mit einer beispielsweise in Effektivwertmessgeräten üblichen Standardschaltung eines RMS zu DC-Konverter realisiert werden.
  • Das obige Ausführungsbeispiel einer erfindungsgemäßen Halbleiterbauelementeanordnung wurde bezogen auf in BCD-Halbleitertechnologie implementierten in nebeneinander liegenden rechteckigen n-Wannen gebildeten DMOS-Transistoren beschrieben, wobei diese geometrische Beziehung der beiden n-Wannen zueinander lediglich beispielhaft ist.
  • Das erfindungsgemäße Prinzip lässt sich jedoch auch bei in n-Wannen implementierten Bipolartransistoren anwenden. Ferner können neben der zu schützenden n-Wanne mehrere n-Wannen mit injizierenden Halbleiterbauelementen vorhanden sein. Der Kern der Erfindung liegt in der Gewinnung einer exakten Abbildung des parasitären Stroms, der durch Minoritätsträgerinjektion in das Substrat verursacht wird. Diese Abbildung wird zur vollständigen Kompensation des parasitären Stroms genutzt. Dieser Kompensationsstrom IS wird bei dem dargestellten und beschriebenen Ausführungsbeispiel aus den drei Stromkomponenten IA, IB und IC erzeugt, die mathematisch gemäß Gleichung (10) verarbeitet werden.

Claims (8)

  1. Halbleiterbauelementeanordnung (1) mit – einem Halbleitersubstratbereich (10) eines ersten Leitfähigkeitstyps (p), – einem im Halbleitersubstratbereich (10) gebildeten in ebener Projektion rechteckförmigen ersten Wannenbereich (11) eines dem ersten Leitfähigkeitstyp (p) entgegengesetzten zweiten Leitfähigkeitstyps (n), – mindestens einem im Halbleitersubstratbereich (10) neben dem ersten Wannenbereich (11) jedoch durch jeweils einen Substratzwischenbereich (14) vom ersten Wannenbereich (11) getrennten zweiten Wannenbereich (12) des zweiten Leitfähigkeitstyps (n), wobei – jeweils ein parasitärer Substrattransistor (13) im jeweiligen Substratzwischenbereich (14) zwischen dem ersten und dem wenigstens einen zweiten Wannenbereich (11, 12) wirkt, dadurch gekennzeichnet, dass eine Stromerfassungsstruktur (A, B, C) des zweiten Leitfähigkeitstyps (n) zur Erfassung eines vom ersten Wannenbereich (11) durch den parasitären Substrattransistor (13) in den Halbleitersubstratbereich (10) injizierten parasitären Stroms (Is) mit einem minimalen Abstand an den Rand des ersten Wannenbereichs (11) anschliesst und aufweist: – einen ersten Stromerfassungsstreifen (A), der sich entlang einer ersten Rechteckseite des ersten Wannenbereichs (11) anschließend an den Substratzwischenbereich (14) erstreckt, – einen vom ersten Stromerfassungsstreifen (A) getrennten zweiten Stromerfassungsstreifen (B), der sich entlang einer an die erste Rechteckseite anschließenden zweiten Rechteckseite des ersten Wannenbereichs (11) erstreckt und – einen punktförmigen Stromerfassungsfleck (C), der an der zwischen der ersten Rechteckseite und der zweiten Rechteckseite liegenden Ecke des ersten Wannenbereichs (11) getrennt vom ersten und zweiten Stromerfassungsstreifen (A und B) liegt, und dass im Halbleitersubstratbereich (10) eine Kompensationsstromerzeugungseinrichtung integriert ist, die aus dem Produkt IA·IB einer ersten und zweiten jeweils von dem ersten und zweiten Stromerfassungsstreifen (A, B) abgeleiteten Stromkomponente (IA und IB) dividiert durch die von dem Stromerfassungsfleck (C) abgeleitete Stromkomponente (IC) einen den parasitären Strom (IS) kompensierenden Kompensationsstrom (ICOMP) erzeugt und dem ersten Wannenbereich (11) einspeist.
  2. Halbleiterbauelementeanordnung (1) nach Anspruch 1, dadurch gekennzeichnet, dass der zweite Wannenbereich (12) in ebener Projektion ebenfalls rechteckförmig ist und parallel zum ersten Wannenbereich (11) liegt.
  3. Halbleiterbauelementeanordnung (1) nach Anspruch 2, dadurch gekennzeichnet, dass der erste und zweite Wannenbereich (11, 12) jeweils dieselbe Fläche und dieselbe Länge und Breite haben.
  4. Halbleiterbauelementeanordnung (1) nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass der erste Leitfähigkeitstyp die p-Leitung und der zweite Leitfähigkeitstyp die n-Leitung ist.
  5. Halbleiterbauelementeanordnung (1) nach Anspruch 4, dadurch gekennzeichnet, dass der erste n-Wannenbereich (11) einen Ladungsträger sammelnden ersten DMOS-Transistor und der zweite n-Wannenbereich (12) einen Ladungsträger injizierenden zweiten DMOS-Transistor aufweisen.
  6. Halbleiterbauelementeanordnung (1) nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Kompensationsstromerzeugungseinrichtung (15) eine Multiplizierer/Dividierer-Schaltungsanordnung aufweist, die eingangsseitig (16, 17, 18) mit dem ersten und zweiten Stromerfassungsstreifen (A, B) sowie mit dem Stromerfassungsfleck (C) und ausgangsseitig (19) mit dem ersten Wannenbereich (11) verbunden ist.
  7. Verfahren zur Kompensation eines parasitären Stroms (IS), der durch einen parasitären Substrattransistor (13) erzeugt wird, der in einem Substratzwischenbereich (14) eines ersten Leitfähigkeitstyps (p) wirkt, der sich zwischen einem in ebener Projektion rechteckförmigen ersten Wannenbereich (11) eines dem ersten Leitfähigkeitstyp (p) entgegengesetzten zweiten Leitfähigkeitstyps (n) und einem neben dem ersten Wannenbereich (11) im Halbleitersubstratbereich (10) des ersten Leitfähigkeitstyps (p) liegenden zweiten Wannenbereich (11, 12) des zweiten Leitfähigkeitstyps (n) erstreckt, gekennzeichnet durch folgende Schritte: – Ableitung von Stromkomponenten (IA, IB, IC) jeweils von einem mit einem minimalen Abstand unmittelbar an den Rand des ersten Wannenbereichs (11) anschließenden ersten und zweiten Stromerfassungsstreifen (A, B) und von einem punktförmigen Stromerfassungsfleck (C) jeweils des zweiten Leitfähigkeitstyps (n), von denen sich – der erste Stromerfassungsstreifen (A) entlang einer an den Substratzwischenbereich (14) anschließenden ersten Rechteckseite des ersten Wannenbereichs (11), – der zweite Stromerfassungsstreifen (B) getrennt vom ersten Stromerfassungsstreifen (A) entlang einer an die erste Rechteckseite anschließenden zweiten Rechteckseite des ersten Wannenbereichs (11) erstrecken und – der punktförmige Stromerfassungsfleck (C) an der zwischen der ersten Rechteckseite und der zweiten Rechteckseite liegenden Ecke des ersten Wannenbereichs (11) getrennt vom ersten und zweiten Stromerfassungsstreifen (A, B) liegt, – Erzeugung eines den parasitären Strom (IS) genau abbildenden Kompensationsstroms (ICOMP) und durch Bildung des Produkts IA·IB der ersten und zweiten, jeweils von dem ersten und zweiten Stromerfassungsstreifen (A, B) abgeleiteten Stromkomponente (IA und IB) und Division dieses Produkts durch die von dem Stromerfassungsfleck (C) abgeleitete dritte Stromkomponente (IC), und – Einspeisung des Kompensationsstroms (ICOMP) in den ersten Wannenbereich (11).
  8. Kompensationsverfahren nach Anspruch 7, dadurch gekennzeichnet, dass für einen den ersten Wannenbereich (11) als n-Bereich aufweisenden und Ladungsträger sammelnden ersten DMOS-Transistor und einen den zweiten Wannenbereich (12) als n-Bereich aufweisenden und Ladungsträger injizierenden zweiten DMOS-Transistor der Kompensationsstrom (ICOMP) durch einen im p-Substratbereich (10) integrierten und eingangsseitig (16, 17, 18) mit dem ersten und zweiten Stromerfassungsstreifen (A, B) sowie dem Stromerfassungsfleck (C) und ausgangsseitig (19) mit dem ersten Wannenbereich (11) verbundenen Multiplizierer/Dividierer (15) erzeugt wird.
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