DE102020200862A1 - Halbleitervorrichtung - Google Patents

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Keiji Okumura
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    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT

Abstract

Eine Gate-Kontaktstelle umfasst einen in einem Gate-Kontaktstellenbereich angeordneten ersten Teil und einen in einem Gate-Widerstandsbereich angeordneten mit dem ersten Teil verbunden zweiten Teil, die Gate-Kontaktstelle weist eine ebene Form auf, in der der zweite Teil aus dem ersten Teil hervorsteht. Eine Gate-Polysiliziumschicht, die auf einer Stirnfläche eines Halbleitersubstrat über eine das Gate isolierende Schicht zwischen dem Halbleitersubstrat und einer isolierenden Zwischenschicht angeordnet ist, weist einen Oberflächenbereich auf, der mindestens gleich dem der Gate-Kontaktstelle ist und einer kompletten Oberfläche der Gate-Kontaktstelle in einer Tiefenrichtung gegenüberliegt. Ein Fähigkeit zur elektrostatischen Entladung eines ersten Bereichs, in dem die Gate-Kontaktstelle bereitgestellt ist, fällt größer aus als eine Fähigkeit zur elektrostatischen Entladung eines zweiten Bereichs, in dem ein Gate-Widerstand bereitgestellt ist, und fällt größer aus als eine Fähigkeit zur elektrostatischen Entladung eines dritten Bereichs, in dem ein MOS-Aufbau eines aktiven Gebiets bereitgestellt ist.

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Ausführungsformen der Erfindung beziehen sich auf eine Halbleitervorrichtung.
  • Beschreibung des nächstgelegenen Stands der Technik
  • Es ist im Stand der Technik bekannt, dass bei der Nutzung mehrerer, parallel verschalteter Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFET, engl.: metal oxide semiconductor field effect transistor), bei denen die MOSFETs isolierte Gates aufweisen, die aus einer dreilagigen Struktur bestehend aus einem Metall, einer Oxidschicht und einem Halbleitermaterial geformt sind, Schaltvorgänge der MOSFETs durch eine Verschaltung eines Gate-Widerstands in Reihe zwischen einer Gate-Kontaktstelle und Gate-Elektroden stabilisiert werden (siehe beispielsweise in der internationalen Veröffentlichungsschrift Nr. WO 2015/080162 , der offengelegten japanischen Patentveröffentlichung Nr. 2003-197914 oder der japanischen Veröffentlichungsschrift Nr. 2017-212432).
  • Es wird der Aufbau einer herkömmlichen Halbleitervorrichtung nahe der Gate-Kontaktstelle beschrieben. 10 zeigt eine Draufsicht einer Anordnung der herkömmlichen Halbleitervorrichtung nahe der Gate-Kontaktstelle gemäß einer Ansicht von Seiten einer Stirnfläche eines Halbleitersubstrats. Eine Anordnung von MOS-Gates, die in Zellbereichen 105 eines aktiven Gebiets angeordnet sind, ist in 10 nicht gezeigt. 11 zeigt eine Querschnittsansicht des Aufbaus entlang der Schnittlinie AA-AA' aus 10. Die 10 und 11 entsprechen jeweils den 2 und 3b der internationalen Veröffentlichungsschrift Nr. WO 2015/080162 .
  • Wie in den 10 und 11 dargestellt, sind im aktiven Gebiet auf einer Stirnfläche eines Halbleitersubstrats 110 einer Halbleitervorrichtung 160 ein Source-Kontaktstelle 101 und eine Gate-Kontaktstelle 102 über eine isolierende Zwischenschicht 111 angeordnet. Die Source-Kontaktstelle 101 ist in jedem der durch einen Gate-Runner 104 getrennten Zellbereichen 105 angeordnet und überdeckt im Wesentlichen das gesamte aktiven Gebiet. Die Gate-Kontaktstelle 102 ist nahe einer Grenze zwischen dem aktiven Gebiet und einem Randabschlussgebiet, das einen äußeren Rand des aktiven Gebiets umgibt, bereitgestellt.
  • Weiterhin ist die Gate-Kontaktstelle 102 elektrisch über eingebaute Widerstände 103 und den Gate-Runner 104 mit Gate-Elektroden 112 verbunden. Die eingebauten Widerstände 103 werden auf der Stirnfläche des Halbleitersubstrats 110 über eine Oxidschicht 113 bereitgestellt und sind zwischen dem Halbleitersubstrat 110 und der isolierenden Zwischenschicht 111 angeordnet. Die eingebauten Widerstände 103 liegen dabei der Gate-Kontaktstelle 102 und dem Gate-Runner 104 in einer Tiefenrichtung Z über die isolierenden Zwischenschicht 111 hinweg einander gegenüber.
  • Die Gate-Kontaktstelle 102 hat im Wesentlichen eine rechteckige ebene Form und die eingebauten Widerstände 103 liegen jeweils in einer näheren Umgebung vier Eckpunkten der Gate-Kontaktstelle 102 gegenüber, wobei ein mittlerer Bereich der Gate-Kontaktstelle 102, an dem Verkabelungen angebunden sind, gemieden wird. Die eingebauten Widerstände 103 sind aus Polysilizium geformt (Poly-Si). Eine Abmessung eines jeden eingebauten Widerstands 103 beträgt höchstens 200 Quadratmikrometer, wodurch eine Reduktion des im mathematischen Sinne gegebenen Flächeninhalts des Zellbereichs 105 aufgrund der Anordnung der eingebauten Widerstände 103 verhindert wird.
  • Die eingebauten Widerstände 103 sind in Reihe zwischen den Gate-Elektroden 112 und der Gate-Kontaktstelle 102 geschaltet. Eine Summe aus den Widerstandswerten der Gate-Elektroden 112 und der Widerstandswerte der eingebauten Widerstände 103 entspricht einem Gate-Widerstand. In der internationalen Veröffentlichungsschrift Nr. WO 2015/080162 können für den Gate-Widerstand, welcher die Summe der Widerstandswerte der Gate-Elektroden 112 und der Widerstandswerte der eingebauten Widerstände 103 darstellt, die Widerstandswerte der eingebauten Widerstände 103 größer ausgeführt werden als Abweichungen der Widerstandswerte der Gate-Elektroden 112, sodass diese stärker dominieren.
  • Für den Gate-Widerstand kann für den Fall, dass die mehreren MOSFET-Chips in einer parallelen Verschaltung verwendet werden und Abweichungen unter den Widerstandswerten der Gate-Elektroden 112 vorliegen, der Stromfluss zu den MOSFET-Chips, in denen im Vergleich zu den mehreren MOSFET-Chips die Widerstandswerte der Gate-Elektroden 112 gering ausfallen, gesteuert werden, indem die Widerstandswerte der eingebauten Widerstände 103 dominierender ausgeführt werden, wodurch das Auftreten von Störgeräuschen während Schaltvorgängen eines MOSFETs unterdrückt wird.
  • Bezugszeichen 111a repräsentiert Kontaktlöcher, an denen ein Kontakt zwischen der Source-Kontaktstelle 101 und einem n+-Typ Source-Gebiet 114 und einem p+-Typ Kontaktgebiet 115 hergestellt ist. Bezugszeichen 111b repräsentiert Kontaktlöcher, an denen Kontakte zwischen der Gate-Kontaktstelle 102 und den eingebauten Widerständen 103 hergestellt sind. Bezugszeichen 111c repräsentiert Kontaktlöcher, an denen Kontakte zwischen dem Gate-Runner 104 und den eingebauten Widerständen 103 hergestellt sind. Bezugszeichen 116 bezeichnet eine Passivierungsschicht.
  • 12 zeigt eine Draufsicht eines Beispiels einer anderen Anordnung der herkömmlichen Halbleitervorrichtung im Bereich der Gate-Kontaktstelle von Seiten der Stirnfläche des Halbleitersubstrats. 13 entspricht einer Querschnittsansicht des Aufbaus entlang der Schnittlinie BB-BB' aus 12. Die 12 und 13 entsprechen jeweils den 1(a) und 11(b) der offengelegten japanischen Patentveröffentlichung Nr. 2003-197914. Wie in den 12 und 13 dargestellt, sind auch in der Halbleitervorrichtung 160 der offengelegten japanischen Patentveröffentlichung Nr. 2003-197914 die eingebauten Widerstände 103 derart angeordnet, dass diese der Gate-Kontaktstelle 102 in einer Tiefenrichtung Z gegenüberliegen und der im mathematischen Sinne gegebene Flächeninhalt des aktiven Gebiets nicht verringert wird.
  • Weiterhin fällt eine Außenkante der eingebauten Widerstände 103 in einer zur Stirnfläche des Halbleitersubstrats 110 parallel verlaufenden Richtung (in Richtung von Seitenflächen des Halbleitersubstrats 110) länger aus als eine Außenkante der Gate-Kontaktstelle 102. Daraus ändert sich ein Zwischenraum L101 zwischen jedem der Kontaktlöcher 111b, an denen Kontakte zwischen den eingebauten Widerständen 103 und der Gate-Kontaktstelle 102 hergestellt sind, und jedem der Kontaktlöcher 111c, an denen Kontakte zwischen den eingebauten Widerständen 103 und dem Gate-Runner 104 hergestellt sind, und der Widerstandswert zwischen dem Gate-Runner 104 und der Gate-Kontaktstelle 102 wird angepasst.
  • In der offengelegten japanischen Patentveröffentlichung Nr. 2017-212432 findet sich in einer Halbleitervorrichtung, in welcher ein Transistor und eine Niederspannungs-Diode in einem einzigen Halbleitersubstrat verbaut sind, in einer unterhalb einer Source-Kontaktstelle liegenden Schicht eine aus Poly-Silizium geformte Konstantspannungs-Diode, die entlang eines äußeren Rands der Source-Kontaktstelle verläuft. Durch Anlegen einer hohen Spannung, wie bei statischer Elektrizität oder bei Stoßspannungen, wird ein Rückstrom erzeugt, welcher auf einer Grundseite durch die Konstantspannungs-Diode fließt und damit die Fähigkeit zur elektrostatischen Entladung (ESD, engl. electrostatic discharge) verstärkt.
  • Zusammenfassung der Erfindung
  • Eine Halbleitervorrichtung weist ein aktives Gebiet auf, in dem ein Aufbau eines Metall-Oxid-Halbleiters (MOS, engl. metal-oxide-semiconductor), welcher einen MOS-Transistor umfasst, gestaltet ist und in dem während eines leitenden Zustands des MOS-Transistors ein elektrischer Strom fließt. Die Halbleitervorrichtung umfasst ein Halbleitersubstrat, das eine erste Hauptfläche und eine der ersten Hauptfläche gegenüberliegende zweite Hauptfläche aufweist, eine Gate-Elektrode, die auf dem Halbleitersubstrat über eine das Gate isolierende Schicht bereitgestellt ist, und die Gate-Elektrode und die das Gate isolierende Schicht einen Teil des MOS-Transistors bilden, eine isolierende Zwischenschicht, die auf der ersten Hauptfläche des Halbleitersubstrats bereitgestellt ist, eine Oxidschicht, die auf der ersten Hauptfläche des Halbleitersubstrats bereitgestellt ist, eine Gate-Kontaktstelle, die in einer Draufsicht einen ersten Oberflächenbereich aufweist und auf der ersten Hauptfläche des Halbleitersubstrats über die isolierende Zwischenschicht bereitgestellt ist, wobei die isolierende Zwischenschicht zwischen dem Halbleitersubstrat und der Gate-Kontaktstelle bereitgestellt ist, und eine Gate-Polysiliziumschicht, die einen Gate-Widerstand umfasst und in der Draufsicht einen zweiten Oberflächenbereich aufweist, wobei die Gate-Polysilizium-Kontaktstelle der Gate-Kontaktstelle in einer Tiefenrichtung über die isolierende Zwischenschicht hinweg gegenübersteht und durch die Oxidschicht elektrisch vom Halbleitersubstrat isoliert ist und die Oxidschicht zwischen dem Halbleitersubstrat und der Gate-Polysiliziumschicht bereitgestellt ist. Die Gate-Kontaktstelle ist gebildet aus einem ersten Kontaktstellenteil, der einen ersten Anteil des ersten Oberflächenbereichs, an dem Verkabelungen angebunden sind, aufweist, und aus einem zweiten Kontaktstellenteil, der bündig zum ersten Kontaktstellenteil verläuft und einen zweiten Anteil des ersten Oberflächenbereichs aufweist, der mit dem Gate-Widerstand verbunden ist. Die Gate-Polysiliziumschicht ist gebildet aus einem ersten Polysilizium-Teil, der einen ersten Anteil des zweiten Oberflächenbereichs aufweist, der gleich oder größer ist als der erste Anteil des ersten Oberflächenbereichs und dem ersten Kontaktstellenteil in der Tiefenrichtung über die isolierende Zwischenschicht hinweg gegenübersteht, wobei der erste Polysilizium-Teil in der Draufsicht innerhalb des ersten Kontaktstellenteils angeordnet ist, und aus einem zweiten Polysilizium-Teil, der bündig zum ersten Polysilizium-Teil verläuft und einen zweiten Anteil des zweiten Oberflächenbereichs aufweist, der gleich oder größer ist als der der zweite Anteil des ersten Oberflächenbereichs und dem zweiten Kontaktstellenteil in einer Tiefenrichtung über die isolierenden Zwischenschicht hinweg gegenübersteht, wobei der zweite Polysilizium-Teil in der Draufsicht innerhalb des zweiten Kontaktstellenteils angeordnet ist und der zweite Polysilizium-Teil den Gate-Widerstand bildet und elektrische zwischen dem zweiten Kontaktstellenteil und der Gate-Elektrode geschaltet ist. Eine Fähigkeit zur elektrostatischen Entladung (engl.: electrostatic discharge (ESD)) eines ersten Bereichs, in dem die Gate-Kontaktstelle bereitgestellt ist, fällt größer aus als eine Fähigkeit zur elektrostatischen Entladung eines zweiten Bereichs, in dem der Gate-Widerstand bereitgestellt ist, und als eine Fähigkeit zur elektrostatischen Entladung eines dritten Bereichs, in welcher der MOS-Aufbau bereitgestellt ist, wobei der dritte Bereich innerhalb des aktiven Gebiets bereitgestellt ist.
  • In einer Ausführungsform fällt eine Fähigkeit zur elektrostatischen Entladung des dritten Bereichs, in dem der MOS-Aufbau bereitgestellt ist, größer aus als eine Fähigkeit zur elektrostatischen Entladung des zweiten Bereichs, in dem der Gate-Widerstand bereitgestellt ist.
  • In einer Ausführungsform fällt eine Kapazität des ersten Bereichs, in dem die Gate-Kontaktstelle bereitgestellt ist, größer aus als eine Kapazität des zweiten Bereichs, in dem der Gate-Widerstand bereitgestellt ist, und als eine Kapazität des dritten Bereichs, in dem der MOS-Aufbau bereitgestellt ist.
  • In einer Ausführungsform fällt eine Kapazität des dritten Bereichs, in dem der MOS-Aufbau bereitgestellt ist, größer aus als eine Kapazität des zweiten Bereichs, in welchem der Gate-Widerstand bereitgestellt ist.
  • In einer Ausführungsform weisen die zwischen der Gate-Kontaktstelle und der Gate-Polysiliziumschicht angeordnete isolierende Zwischenschicht oder die zwischen der Gate-Polysiliziumschicht und dem Halbleitersubstrat angeordnete Oxidschicht eine größere Dicke auf als eine Dicke der das Gate isolierenden Schicht des dritten Bereichs, in welchem der MOS-Aufbau bereitgestellt ist.
  • In einer Ausführungsform weist die zwischen der Gate-Polysiliziumschicht und dem Halbleitersubstrat angeordnete Oxidschicht im zweiten Bereich, in der Gate-Widerstand bereitgestellt ist, eine größere Dicke als eine Dicke der das Gate isolierenden Schicht des MOS-Transistors.
  • In einer Ausführungsform weist die zwischen der Gate-Polysiliziumschicht und dem Halbleitersubstrat angeordnete Oxidschicht im zweiten Bereich, in welchem der Gate-Widerstand bereitgestellt ist, eine geringere Primitivität auf als eine Permittivität der das Gate isolierende Schicht des MOS-Transistors.
  • In einer Ausführungsform weist die zwischen der Gate-Polysiliziumschicht und dem Halbleitersubstrat angeordnete Oxidschicht im zweiten Bereich, in welchem der Gate-Widerstand bereitgestellt ist, eine geringere Primitivität auf als eine Permittivität der das Gate isolierende Schicht des MOS-Transistors.
  • In einer Ausführungsform sind die zwischen der Gate-Polysiliziumschicht und dem Halbleitersubstrat im ersten Bereich angeordnete Oxidschicht und die das Gate isolierende Schicht des MOS-Transistors als eine gemeinsame Schicht ausgeführt. Die Halbleitervorrichtung umfasst weiterhin einen dünn ausgeführten Oxidfilm, der zwischen der Oxidschicht und dem Halbleitersubstrat bereitgestellt ist.
  • In einer Ausführungsform ist die zwischen der Gate-Kontaktstelle und der Gate-Polysiliziumschicht angeordnete isolierende Zwischenschicht eine phosphorhaltige Oxidschicht und die das Gate isolierende Schicht ist eine stickstoffhaltige Oxidschicht.
  • In einer Ausführungsform weist der dritte Bereich in der Draufsicht einen dritten Oberflächenbereich und der zweite Anteil des zweiten Oberflächenbereichs fällt kleiner aus als der erste oder der dritte Oberflächenbereich.
  • In einer Ausführungsform umfasst der MOS-Aufbau des aktiven Gebiets einen Trench-Gate-Aufbau, gebildet aus:
    • einer in einer ersten Leitfähigkeitsklasse ausgeführten Oberflächenschicht der ersten Hauptfläche des Halbleitersubstrats, einem ersten in einer zweiten Leitfähigkeitsklasse ausgeführten Halbleiterbereich; einem zweiten in der ersten Leitfähigkeitsklasse ausgeführten Halbleiterbereich, der wahlweise im ersten Halbleiterbereich bereitgestellt ist; einem in der ersten Leitfähigkeitsklasse ausgeführten dritten Halbleiterbereich, wobei der dritte Halbleiterbereich ein Teil des Halbleitersubstrats, das den ersten Halbleiterbereich ausspart; einem den zweiten Halbleiterbereich und den ersten Halbleiterbreich durchdringenden Graben, der an den dritten Halbleiterbereich heranreicht und die Gate-Elektrode im Graben über die das Gate isolierende Schicht bereitgestellt ist, eine elektrisch mit dem ersten und dem zweiten Halbleiterbereich verbundene erste Elektrode, und eine elektrisch mit der zweiten Hauptfläche des Halbleitersubstrats verbundene zweite Elektrode und die Gate-Polysiliziumschicht elektrisch mit der Gate-Elektrode oder der ersten Elektrode verbunden ist.
  • Gegenstände, Merkmale und Vorteile der vorliegenden Erfindung sind im Einzelnen durch die nachfolgende, in Verbindung mit den beigefügten Zeichnungen zu lesende, ausführliche Beschreibung der Erfindung dargelegt oder werden sich daraus ergeben.
  • Figurenliste
    • 1 zeigt eine Anordnung einer Halbleitervorrichtung gemäß einer ersten Ausführungsform in einer von einer Stirnfläche eines Halbleitersubstrats zu sehenden Draufsicht.
    • 2 zeigt eine vergrößerte Draufsicht eines Teils aus 1.
    • 3 zeigt eine Querschnittsansicht eines Ausbaus entlang der Schnittlinie A-A' aus 2.
    • 4 zeigt ein Schaubild, das die Fähigkeit zur elektrostatischen Entladung (ESD) über der Dicke der Oxidschicht und der Zellschrittweite der Halbleitervorrichtung zeigt.
    • 5 zeigt ein Schaubild, das eine normalverteilten Verlauf der Fähigkeit zur elektrostatischen Entladung der Halbleitervorrichtung für verschiedene Chip-Winkelstellungen.
    • 6 zeigt eine Anordnung eines Teils einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform in einer von einer Stirnfläche eines Halbleitersubstrats zu sehenden Draufsicht.
    • 7 zeigt eine Querschnittsansicht eines Aufbaus entlang der Schnittlinie B-B' aus 6.
    • 8 zeigt eine Anordnung eines Teils einer Halbleitervorrichtung gemäß einer dritten Ausführungsform in einer von einer Stirnfläche eines Halbleitersubstrats zu sehenden Draufsicht.
    • 9 zeigt eine andere exemplarische Anordnung eines Teils einer Halbleitervorrichtung gemäß der dritten Ausführungsform in einer von der Stirnfläche des Halbleitersubstrats zu sehenden Draufsicht.
    • 10 zeigt eine Anordnung einer herkömmlichen Halbleitervorrichtung nahe der Gate-Kontaktstelle in einer von einer Stirnfläche eines Halbleitersubstrats zu sehenden Draufsicht.
    • 11 zeigt eine Querschnittsansicht eines Aufbaus entlang der Schnittlinie AA-AA' aus 10.
    • 12 zeigt eine andere exemplarische Anordnung der herkömmlichen Halbleitervorrichtung nahe der Gate-Kontaktstelle in einer von der Stirnfläche des Halbleitersubstrats zu sehenden Draufsicht.
    • 13 zeigt eine Querschnittsansicht eines Aufbaus entlang der Schnittlinie BB-BB' aus 12.
  • Ausführliche Beschreibung der Erfindung
  • Zu Beginn werden Problemstellungen in Bezug auf die herkömmlichen Techniken näher ausgeführt. In der internationalen Veröffentlichungsschrift Nr. WO 2015/080162 und der offengelegten japanischen Patentveröffentlichung Nr. 2003-197914 fällt der Oberflächenbereich der eingebauten Widerstände 103 klein aus, sodass im Falle einer großen durch eine elektrostatische Entladung oder dergleichen hervorgerufen Ladungsmenge, die in die Gate-Kontaktstelle 102 eingespeist wird, eine hohe Spannung an der unterhalb der eingebauten Widerstände 103 befindlichen Oxidschicht 113 anliegt und die Oxidschicht 113 mühelose zerstört wird. Fällt andererseits der Oberflächenbereich der eingebauten Widerstände 103 groß aus und die an der Oxidschicht 113 anliegende Spannung verteilt wird, kommt es zu einer Ungleichmäßigkeit zwischen der Gate-Kontaktstelle 102 und der Stirnfläche des Halbleitersubstrats 110. Aufgrund dieser Ungleichmäßigkeit ist es unter Umständen nicht möglich, eine die Gate-Kontaktstelle bildende Metallschicht durch Abätzen oder durch Abätzen mit einer ätzresistenten Maske zu strukturieren, und es kann aufgrund von Rückständen beim Abätzen (metallische Rückstände oder Rückstände des ätzresistenten Materials), die in Bereichen der Ungleichmäßigkeit nicht vollständig entfernt werden können, zu fehlerhaften Stellen kommen, wodurch die Ausbeute verringert werden kann.
  • Weiterhin muss das Metall der Gate-Kontaktstelle 102 und das Halbleitersubstrat 100 isoliert werden, weswegen eine isolierende Schicht unterhalb der Gate-Kontaktstelle 102 bereitgestellt ist. Beispielsweise sind zwischen der Gate-Kontaktstelle 102 und dem Halbleitersubstrat 110 die Oxidschicht 113 und die isolierende Zwischenschicht 111 bereitgestellt. Diese isolierenden Schichten können unter Umständen dick ausfallen, um der während des Zusammenbaus auftretenden Ultraschall-Leistung, z.B. beim Anbinden von Drähten, oder Baugruppenspannungen standzuhalten.
    Allerdings verringern sich im Falle von dick ausgeführten isolierenden Schichten die Kapazitäten der Bereiche unterhalb der Gate-Kontaktstelle 102, sodass sich die Fähigkeit zur elektrostatischen Entladung verringert. In einem Aufbau, in dem die eingebauten Widerstände 103 nicht aufaddiert werden, verhält sich eine Summe der Kapazitäten der Bereiche unterhalb der Gate-Kontaktstelle 102 und eines Bereichs, in dem MOS-Strukturen im aktiven Gebiet der Halbleitervorrichtung bereitgestellt werden, problemlos. Allerdings kann in einem Aufbau, in dem die eingebauten Widerstände 103 aufaddiert werden, aufgrund der Kapazitäten der Bereiche unterhalb der eingebauten Widerstände 103 und der Kapazitäten der Bereiche unterhalb der Gate-Kontaktstelle 102 die Fähigkeit zur elektrostatischen Entladung determiniert werden und sich die Fähigkeit zur elektrostatischen Entladung in einem solchen Fall verringern kann.
  • Ausführungsformen einer Halbleitervorrichtung gemäß der vorliegenden Erfindung sind im Folgenden ausführlich mit Bezug auf die beigefügten Zeichnungen beschrieben. Schichten und Bereiche, denen in der vorliegenden Beschreibung und den beigefügten Zeichnungen ein n oder ein p vorangestellt ist, beziehen sich auf Elektronen oder Löcher als Majoritätsladungsträger. Zusätzlich weist ein an das n oder das p angehängt + oder - darauf hin, dass jeweils die Störstellendichte höher oder niedriger ist als die von Schichten und Bereichen ohne ein angehängtes + oder -. In der nachfolgenden Beschreibung der Ausführungsformen und den beigefügten Zeichnungen werden identische Hauptteile mit den gleichen Bezugszeichen versehen und werden nicht wiederholt beschrieben.
  • Es wird der Aufbau einer Halbleitervorrichtung gemäß einer ersten Ausführungsform beschrieben. 1 zeigt eine Anordnung einer Halbleitervorrichtung 60 gemäß einer ersten Ausführungsform in einer von einer Stirnfläche eines Halbleitersubstrats (Halbleiterchip) zu sehenden Draufsicht. 2 zeigt eine vergrößerte Draufsicht eines Teils aus 1. 2 zeigt einen Bereich nahe der Gate-Kontaktstelle 2 aus 1. Zuerst wird die Anordnung der Halbleitervorrichtung 60 gemäß der ersten Ausführungsform in einer von der Stirnfläche des Halbleitersubstrats (Halbleiterchip) zu sehenden Perspektive beschrieben.
  • Die Halbleitervorrichtung 60 gemäß der ersten Ausführungsform, welche in den 1 und 2 dargestellt ist, ist ein MOSFET, in dem eine Source-Kontaktstelle (erste Elektrode) 1 (mit diagonalen Linien schraffierter Teil, der mit dem Bezugszeichen 1 gekennzeichnet ist; nicht in 1 dargestellt) und eine Gate-Kontaktstelle 2 (mit diagonalen Linien schraffierter Teil, der mit dem Bezugszeichen 2 gekennzeichnet ist) auf einer Stirnfläche eines Halbleitersubstrats 10 in einem aktiven Gebiet 21 über eine isolierenden Zwischenschicht 11 (siehe 3) bereitgestellt werden. An einem in der Tiefenrichtung Z der Source-Kontaktstelle 1 gegenüberstehendem Teil des aktiven Gebiets 21 sind ein oder mehrere nicht dargestellte Einheitszellen (Struktureinheiten eines Bauteils) des MOSFETs angeordnet.
  • Das aktive Gebiet 21 ist ein Gebiet, in dem ein elektrischer Strom fließt, falls sich der MOSFET in einem leitenden Zustand befindet. Ein äußerer Rand des aktiven Gebiets 21 ist von einem Randabschlussgebiet 22 umgeben. Das Randabschlussgebiet 22 ist ein Gebiet zwischen dem aktiven Gebiet 21 und Seitenflächen des Halbleitersubstrats 10 und weist einen spannungsstandhaltenden Aufbau, um ein elektrisches Feld eines n--Typ Abwanderungsgebiets (dritter Halbleiterbereich) 32 (siehe 3) auf einer Stirnfläche des Halbleitersubstrats 10 abzumildern und um eine Durchbruchsspannung auszuhalten (Spannung standhalten). Die Durchbruchsspannung ist eine Spannungsgrenze, an der eine Zerstörung oder ein fehlgeleiteter Betrieb eines Bauteils nicht auftritt.
  • Die Source-Kontaktstelle 1 ist einem vorbestimmten Abstand L11 getrennt von der Gate-Kontaktstelle 2 abgeordnet. Die Source-Kontaktstelle überdeckt im Wesentlichen eine komplette Oberfläche des aktiven Gebiets 21, wobei ein Bereich, in dem die Gate-Kontaktstelle 2 angeordnet ist, ausgenommen ist.
    Insbesondere ist die Source-Kontaktstelle 1 beispielsweise teilweise derart eingelassen einen äußeren Rand der Gate-Kontaktstelle 1 umgibt und im Wesentlichen eine rechteckige ebene Form aufweist, deren im mathematischen Sinne gegebener Flächeninhalt im Wesentlichen gleich dem des aktiven Gebiets 21 ist. Die Source-Kontaktstelle 1 ist elektrisch verbunden mit einem n+-Typ Source-Gebiet (zweiter Halbleiterbereich) 34 (siehe 3) und mit einem p+-Typ Kontaktgebiet 35 (siehe 3) über erste Kontaktlöcher 11a.
  • Die entlang des kompletten Umfangs verlaufende Außenkante der Source-Kontaktstelle 1 steht in der Tiefenrichtung Z einem aus Polysilizium (Poly-Si) gebildeten Gate-Runner 4, welcher nachfolgend beschrieben wird, über die isolierenden Zwischenschicht 11 hinweg gegenüber. Als Ergebnis fällt die zwischen der Source-Kontaktstelle 1 und der Stirnfläche des Halbleitersubstrats 11 auftretenden Ungleichmäßigkeit kleiner aus, sodass dadurch die Menge an Metallrückständen, die beim Strukturieren einer Metallschicht, z.B. aus Aluminium (AI) und beim Bilden der Source-Kontaktstelle 1 anfallen, reduziert wird, wodurch Kurzschlussdefekte, die durch Metallrückstände verursacht werden, weniger häufig auftreten.
  • Die Gate-Kontaktstelle 2 ist beispielsweise nahe einer Grenze zwischen dem aktiven Gebiet 21 und dem Randabschlussgebiet 22 angeordnet. Die Gate-Kontaktstelle 2 ist gebildet aus einem in einem Gate-Kontaktstellenbereich (erster Bereich) 23 angeordnetem ersten Teil (erster Kontaktstellenteil) 2a und aus einem in einem Gate-Widerstandsbereich (zweiter Bereich) 24 angeordnetem zweiten Teil (zweiter Kontaktstellenteil) 2b, wobei der erste Teil 2a und der zweite Teil 2b nahtlos ineinander übergehen. Die Gate-Kontaktstelle 2 hat eine ebene Form und weist eine in einer Draufsicht einen ersten Oberflächenbereich auf. Für die Kontaktstelle 2 fällt ein Oberflächenbereich (zweiter Anteil des ersten Oberflächenbereichs) des zweiten Teils 2b kleiner aus als ein Oberflächenbereich (erster Anteil des ersten Oberflächenbereichs) des ersten Teils 2a und der angrenzende zweite Teil 2b ist weiter außerhalb (in Richtung einer Seitenfläche des Halbleitersubstrats) angeordnet als der erste Teil 2a.
  • Insbesondere können beispielsweise der erste und der zweite Teil 2a, 2b der Gate-Kontaktstelle 2 beide eine im Wesentlichen rechteckige ebene Form aufweisen. In einem solchen Fall fällt jede Seite des zweiten Teils 2b der Gate-Kontaktstelle 2 kürzer aus als eine Seite des ersten Teils 2a der Gate-Kontaktstelle 2. Die Gate-Kontaktstelle weist eine hervorstehende ebene Form auf, in der eine Seite des zweiten Teils 2b mit einer Seite des ersten Teils 2a in nächster Nähe zur Grenze zwischen dem aktiven Gebiet 21 und dem Randabschlussgebiet 22 verbunden ist, wobei der zweite Teil 2b ausgehend von der einen Seite des ersten Teils 2a nach außen hervorsteht.
  • Der erste und der zweite Teil 2a, 2b der Gate-Kontaktstelle sind beispielsweise in ähnlicher Weise zur Source-Kontaktstelle 1 aus aluminiumhaltigem Metall gebildet und sind auf gleicher Höhe wie die Source-Kontaktstelle 1 positioniert. Der erste und der zweite Teil 2a, 2b der Gate-Kontaktstelle 2 können beispielsweise gleichzeitig mit der Gate-Kontaktstelle gestaltet werden. Die Gate-Elektroden 38 aller Einheitszellen des MOSFETs sind elektrisch mit der Gate-Kontaktstelle 2 über eine nachfolgend beschriebene Gate-Polysiliziumschicht 3 (mit Punkten schraffierter Teil, der mit Bezugszeichen 3 gekennzeichnet ist) und den Gate-Runner 4 (mit Punkten schraffierter Teil, der mit Bezugszeichen 4 gekennzeichnet ist) verbunden.
  • Der erste Teil 2a der Gate-Kontaktstelle 2 ist ein Teil, an dem die zur Ausleitung des elektrischen Potentials der Gate-Elektroden 38 (siehe 3) des MOSFETs vorgesehene Verdrahtung angeschlossen ist. Der zweite Teil 2b der Gate-Kontaktstelle 2 ist ein Verbindungsteil zum elektrischen Verbinden des ersten Teils 2a der Gate-Kontaktstelle 2 und einem zweiten Teil 3b der Gate-Polysiliziumschicht 3, welche nachfolgend beschrieben ist. Der zweite Teil 2b der Gate-Kontaktstelle 2 ist elektrisch mit dem zweiten Teil 3b der Gate-Polysiliziumschicht 3 über ein zweites Kontaktloch 11b verbunden.
  • Die Gate-Polysiliziumschicht 3 ist auf einer Stirnfläche des Halbleitersubstrats 10 über eine das Gate isolierende Schicht 37 bereitgestellt und ist zwischen dem Halbleitersubstrat 10 und der isolierenden Zwischenschicht 11 angeordnet. Weiterhin weist die Gate-Polysiliziumschicht 3 einen Oberflächenbereich auf, der mindestens so groß ist wie ein Oberflächenbereich der Gate-Kontaktstelle 2 und der in einer Tiefenrichtung Z einer kompletten Oberfläche der Gate-Kontaktstelle 2 gegenübersteht. Die Gate-Polysiliziumschicht 3 kann eine zur ebenen Form der Gate-Kontaktstelle 2 ähnliche ebene Form aufweisen. Beispielsweise weist die Gate-Polysiliziumschicht 3 in ähnlicher Weise zur Gate-Kontaktstelle eine hervorstehende ebene Form auf, die einen zweiten Oberflächenbereich aufweist und aus einem ersten und einem zweiten Teil 3a, 3b, die nachfolgend beschrieben sind, gebildet ist.
  • Insbesondere ist die Gate-Polysiliziumschicht aus dem im Gate-Kontaktstellenbereich 23 angeordneten ersten Teil (erster Polysiliziumteil) 3a und dem im Gate-Widerstandsbereich 24 angeordneten zweiten Teil (zweites Polysiliziumteil) 3b gebildet, wobei der erste teil 3a und der zweite Teil 3b stetig ineinander übergehen. Für die Gate-Polysiliziumschicht 3 fällt ein Oberflächenbereich (zweiter Teil des zweiten Oberflächenbereichs) des zweiten Teils 3b kleiner aus als ein Oberflächenbereich (erster Teil des zweiten Oberflächenbereichs) des ersten Teils 3a. Der erste und der zweite Teil 3a, 3b der Gate-Polysiliziumschicht 3 weisen jeweils eine ebene Form in ähnlicher Weise zu den ebenen Formen des ersten und zweiten Teils 2a, 2b der Gate-Kontaktstelle auf und weisen Oberflächenbereiche auf, die jeweils zumindest so groß sind wie die Oberflächenbereiche des ersten und des zweiten Teils 2a, 2b der Gate-Kontaktstelle 2.
  • Der erste Teil 3a der Gate-Polysiliziumschicht 3 liegt einer kompletten Oberfläche des ersten teils 2a der Gate-Kontaktstelle 2 in der Tiefenrichtung Z über die isolierenden Zwischenschicht 11 hinweg gegenüber. Der zweite Teil 3b der Gate-Polysiliziumschicht 3 liegt einer kompletten Oberfläche des zweiten Teils 2b der Gate-Kontaktstelle 2 in der Tiefenrichtung Z über die isolierende Zwischenschicht 11 hinweg gegenüber. Die Oberflächenbereiche des ersten und des zweiten Teils 3a, 3b der Gate-Polysiliziumschicht 3 können in Anbetracht einer Prozessstreuung jeweils größer ausfallen als die Oberflächenbereich des ersten und des zweiten Teils 2a, 2b der Gate-Kontaktstelle 2.
  • Auf diese Weise werden der erste und der zweite Teil 3a, 3b der Gate-Polysiliziumschicht 3 bereitgestellt, wobei eine entlang des kompletten Umfangs verlaufende Außenkante der Gate-Kontaktstelle 2 der Gate-Polysiliziumschicht 3 in der Tiefenrichtung Z über die isolierenden Zwischenschicht 11 hinweg gegenüberliegt. Als Ergebnis werden die zwischen der Gate-Kontaktstelle 2 und der Stirnfläche des Halbleitersubstrats 10 auftretenden Ungleichmäßigkeiten geringer, sodass dadurch die Menge an Metallrückständen, die beim Strukturieren einer Metallschicht und beim Bilden der Gate-Kontaktstelle 2 anfallen, reduziert wird, wodurch Kurzschlussdefekte, die durch Metallrückstände verursacht werden, weniger häufig auftreten.
  • Ein Abstand L12 von einer Außenkante der Gate-Polysiliziumschicht 3 zu einer Außenkante der Gate-Kontaktstelle 2 kann beispielsweise mindestens 3.5 µm betragen. Ein Grund hierfür ist die Tatsache, dass die Strukturierung einer Metallschicht, die zur Gate-Kontaktstelle 2 werden soll, beispielsweise über Nassätzen erfolgt, welches feinen Strukturen nicht gerade zuträglich ist. Unter Berücksichtigung einer Streuung beim Nassätzen kann ein Abstand L12 zwischen der Außenkante der Gate-Polysiliziumschicht 3 und der Außenkante der Gate-Kontaktstelle 2 im oben beschriebenen Maß ausgeführt werden.
  • Der zweite Teil 3b der Gate-Polysiliziumschicht 3 erstreckt sich weiter nach außen als der zweite Teil 2b der Gate-Kontaktstelle 2 und endet am Randabschlussgebiet 22. Über ein drittes Kontaktloch 11 c ist eine Kontaktelektrode 5 elektrisch mit einem Teil des zweiten Teils 3b der Gate-Polysiliziumschicht 3 verbunden, der sich weiter nach außen erstreckt als der zweite Teil 2b der Gate-Kontaktstelle 2. Weite W1 und Länge L1 des zweiten Teils 3b der Gate-Polysiliziumschicht sind diejenigen Abmessungen, die einen am besten geeignetsten Widerstandswert des Gate-Widerstands ermöglichen, so wie dieser üblicherweise verwendet wird.
  • Der zweite Teil 3b der Gate-Polysiliziumschicht 3 ist elektrische in Reihe zwischen der Gate-Kontaktstelle 2 und den Gate-Elektroden 38 geschaltet und fungiert als Gate-Widerstand. Der Gate-Widerstand steuert in einem beispielhaften Fall, in dem mehrere parallel verschaltete MOSFET-Chips (Halbleiterchips) Streuungen in den Widerstandwerten der Gate-Elektroden 38 aufweisen, den Stromfluss zu den MOSFET-Chips, in denen die Widerstandswerte der Gate-Elektroden 38 im Vergleich zu denen der Mehrzahl der MOSFET-Chips verhältnismäßig gering ausfallen und unterdrückt damit ein Auftreten von Störgeräuschen während Schaltvorgängen des MOSFETs.
  • Der Widerstandswert des durch den zweiten Teil 3b der Gate-Polysiliziumschicht 3 bedingten Gate-Widerstands ist durch einen Abstand L2 zwischen dem zweiten Kontaktloch 11b des zweiten Teils 3b der Gate-Polysiliziumschicht 3, an dem Kontakt zum zweiten Teil 2b der Gate-Kontaktstelle 2 hergestellt ist, und dem dritten Kontaktloch 11c des zweiten Teils 3b der Gate-Polysiliziumschicht 3, an dem Kontakt zur Kontaktelektrode 5 hergestellt ist. Der Abstand L2 zwischen den zweiten und den dritten Kontaktlöchern 11b, 11c wird im Wesentlichen im Bereich der Länge L1 des zweiten Teils 3b der Gate-Polysiliziumschicht 3 geändert, wobei der Widerstandswert des Gate-Widerstands angepasst werden kann.
  • Im Randabschlussgebiet 22 ist der Gate-Runner 4 in einer Ringform entlang der Grenze zwischen dem aktiven Gebiet 21 und dem Randabschlussgebiet 22 angeordnet und umgibt einen äußeren Rand des aktiven Gebiets 21. Weiterhin ist der Gate-Runner 4 getrennt von der Polysiliziumschicht in einem vorbestimmten Abstand L13 angeordnet und erstreckt sich entlang der Gate-Polysiliziumschicht 3 nach Innen (in Richtung eines Mittelteils des Halbleitersubstrats 10) und umgibt einen äußeren Rand der Gate-Polysiliziumschicht 3. Ein äußerer Teil, der einen äußeren Rand des aktiven Gebiets 21 umgibt, ein innerer Teil, der einen äußeren Rand der Gate-Polysiliziumschicht 3 umgibt sowie Enden der Gate-Elektroden 38 sind elektrisch mit dem Gate-Runner 4 verbunden.
  • Alle Gate-Elektroden 38 sind elektrisch mit dem Gate-Runner 4 verbunden. Beispielsweise umfasst das aktive Gebiet 21, gemäß einer Ansicht von Seiten der Stirnfläche des Halbleitersubstrats, einen Bereich, in dem Abschnitte des äußeren Teils des Gate-Runners 4 einander in einer Richtung (nachfolgend als erste Richtung X bezeichnet) über die MOS-Gates hinweg gegenüberliegen, wobei sich in der ersten Richtung X Gräben 36 (siehe 3) in einer streifenartigen Form erstrecken, und einen Bereich, in dem Abschnitte des äußeren Teils und Abschnitte des inneren Teil des Gate-Runners 4 über die MOS-Gates hinweg einander gegenüberliegen.
  • In dem Bereich, in dem Abschnitte des äußeren Teils des Gate-Runners 4 in der ersten Richtung X einander über die MOS-Gates hinweg gegenüberliegen, sind jeweils beiden Ende jeder Gate-Elektrode 38 elektrisch mit den gegenüberliegenden Abschnitten des äußeren Teils des Gate-Runners 4 verbunden. In dem Bereich, in dem sich Abschnitte des äußeren Teils und Abschnitte des inneren Teils des Gate-Runners 4 über die MOS-Gates hinweg gegenüberliegen, ist das eine Ende einer jeden Gate-Elektrode 38 elektrisch mit Abschnitten des äußeren Teils des Gate-Runners 4 verbunden und das andere Ende einer jeden Gate-Elektrode 38 ist elektrisch mit Abschnitten des inneren Teils des Gate-Runners 4 verbunden.
  • Der Gate-Runner 4 ist eine Polysiliziumschicht und ist auf einer gleichen Höhe wie die Gate-Polysiliziumschicht 3 positioniert. Der Gate-Runner 4 kann beispielsweise zeitgleich mit der Gate-Polysiliziumschicht 3 gestaltet werden.
    Ein Minimum des Abstands L13 zwischen dem Gate-Runner 4 und der Gate-Polysiliziumschicht 3 kann bis auf einen Grenzwert der Ätzgenauigkeit reduziert werden und kann dabei beispielsweise ungefähr 3µm betragen. Das Minimum des Abstands L13 zwischen dem Gate-Runner 4 und der Gate-Polysiliziumschicht 3 beschreibt einen Abstand zwischen Gate-Runner 4 und Gate-Polysiliziumschicht 3 an einem entlang der Gate-Polysiliziumschicht 3 verlaufenden Teil des Gate-Runners 4.
  • Weiterhin liegt der Gate-Runner 4 der Außenkante der Source-Kontaktstelle 1 in der Tiefenrichtung Z gegenüber und eine Innenkannte liegt der der Source-Kontaktstelle 1 in der Tiefenrichtung über die isolierende Zwischenschicht hinweg gegenüber. Ein Abstand L14 von der Außenkante des Gate-Runners 4 zu der Außenkante der Source-Kontaktstelle 1 kann beispielsweise mindestens um die 3.5µm betragen. Ein Grund hierfür ist in gleicher Weise durch den Grund gegeben, weshalb der Abstand L12 von der Außenkannte der Gate-Polysiliziumschicht 3 zur Außenkante der Gate-Kontaktstelle 2 entsprechend festgelegt ist.
  • Die Innenkante des Gate-Runners 4 ist gemäß einer Ansicht von Seiten der Stirnfläche des Halbleitersubstrats 10 eine Kante des Gate-Runners, welche in Richtung der Mitte (Innenseite) des im Wesentlichen ringförmigen Aufbaus verläuft, in welchem der Gate-Runners 4 angeordnet ist. Die Außenkante des Gate-Runners 4 ist eine Kante einer Seite des Gate-Runners, welche der Innenseite des Gate-Runners 4 gegenüberliegt. Die Außenkante des Gate-Runners 4 liegt dem Randabschlussgebiet 22 in einem entlang der Grenze zwischen dem aktiven Gebiet 21 und dem Randabschlussgebiet 22 verlaufenden Teil gegenüber und steht weiterhin der Gate-Polysiliziumschicht 3 in einem entlang der Gate-Polysiliziumschicht 3 verlaufenden Teil gegenüber.
  • Ein entlang der Grenze zwischen aktivem Gebiet 21 und Randabschlussgebiet 22 verlaufender Teil des Gate-Runners 4 ist elektrisch mit der Kontaktelektrode 5 über ein viertes Kontaktloch 11d verbunden. Das vierte Kontaktloch 11d umgibt einen äußeren Rand des aktiven Gebiets 21 und ist im Wesentlichen ringförmig angeordnet mit einer teilweisen Öffnung im Gate-Widerstandsbereich 24. Weiterhin ist das vierte Kontaktloch 11d weiter außerhalb angeordnet als die Source-Kontaktstelle 1 und steht der Source-Kontaktstelle 1 nicht in der Tiefenrichtung Z gegenüber.
  • Die Kontaktelektrode 5 ist weiter außerhalb angeordnet als die Source-Kontaktstelle 1 und die Gate-Kontaktstelle 2 und ist von der Source-Kontaktstelle 1 und der Gate-Kontaktstelle 2 getrennt. Weiterhin ist die Kontaktelektrode 5 im Wesentlichen ringförmig entlang der Grenze zwischen dem aktiven Gebiet 21 und dem Randabschlussgebiet 22 bereitgestellt und liegt in der Tiefenrichtung Z dem zweiten Teil 3b der Gate-Polysiliziumschicht 3 und einem entlang der Grenze zwischen aktivem Gebiet 21 und Randabschlussgebiet 22 verlaufenden Teil des Gate-Runners 4 gegenüber.
  • Die entsprechend obiger Beschreibung ausgeführte Kontaktelektrode 5 ist elektrisch mit dem zweiten Teil 3b der Gate-Polysiliziumschicht 3 über das dritte Kontaktloch 11c verbunden und ist damit ebenfalls elektrisch mit der Gate-Kontaktstelle 2 über den durch den zweiten Teil 3b der Gate-Polysiliziumschicht 3 bedingten Gate-Widerstand. Zusätzlich ist die entsprechend obiger Beschreibung ausgeführte Gate-Elektrode 5 elektrisch mit dem Gate-Runner 4 über das vierte Kontaktloch 11d verbunden und ist somit über den Gate-Runner 4 auch elektrisch mit den Gate-Elektroden 38 verbunden.
  • Die Kontaktelektrode 5 kann in ähnlicher Weise zur Source-Kontaktstelle mit Hilfe eines Aluminiumhaltigen Metalls gebildet werden und ist auf gleicher Höhe wie die Source-Kontaktstelle 1 positioniert. Dadurch ergibt sich, dass im Falle einer Reihenschaltung eines durch den zweiten Teil 3b der Gate-Polysiliziumschicht 3 bedingten Gate-Widerstands mit der Gate-Kontaktstelle 2 und den Gate-Elektroden 38 das elektrische Potential der Gate-Elektroden 38 an der Gate-Kontaktstelle 2 durch die Kontaktelektrode 5, welche einen niedrigeren Widerstand aufweist als den der Gate-Polysiliziumschicht 3, aufgenommen wird.
  • Als nächstes findet sich die Beschreibung eines Querschnittsaufbaus der Halbleitervorrichtung 60 gemäß der ersten Ausführungsform. 3 zeigt eine Querschnittsansicht entlang der Schnittlinie A-A' aus 22. Das Halbleitersubstrat 10 ist beispielsweise ein epitaktisches Siliziumcarbid-Substrat, in dem Siliziumcarbid-Schichten 51, 52, welche das n--Typ Abwanderungsgebiet 32 bilden, und ein p-Typ Basisgebiet (erster Halbleiterbereich) 33 folgerichtig durch Epitalwachstum auf einer Stirnfläche eines aus Siliziumcarbide (SiC) gebildeten n+-Typ Ausgangssubstrats (dritter Halbleiterbereich) 31 geformt werden. Das n+-Typ Ausgangssubtrat 31 bildet ein n+-Typ Drain-Gebiet.
  • Eine Hauptfläche des Halbleitersubstrats 10 auf einer Seite, welche die p-Typ Siliziumcarbid-Schicht 52 aufweist, ist eine Stirnfläche und eine Hauptfläche auf einer Seite (Rückseite des n+-Typ Ausgangssubstrats 31), welche das n+-Typ Ausgangssubstrats 31 aufweist, ist eine Rückseite. Im aktiven Gebiet 21 sind die MOS-Gates in einem Bereich (dritter Bereich) 21' angeordnet, wobei der Gate-Kontaktstellenbereich 23 und der Gate-Widerstandsbereich 24 davon ausgenommen sind. Die MOS-Gates umfassen das p-Typ Basisgebiet 33, das n+-Typ Source-Gebiet 34, das p+-Typ Kontaktgebiet 35, die Gräben 36, die das Gate isolierende Schicht 37 und die Gate-Elektroden 38.
  • Insbesondere sind im aktiven Gebiet 2 das n+-Typ Source-Gebiet 34 und das p+-Typ Kontaktgebiet 35 jeweils selektiv in der p-Typ Siliziumcarbid-Schicht bereitgestellt, wobei diese von der Stirnfläche des Halbleitersubstrats 10 nicht bis in eine an die n--Typ Siliziumcarbid-Schicht 51 angrenzende Tiefe reichen. Die Gräben 36 im aktiven Gebiet 21 durchdringen das n+-Typ Source-Gebiet 34 und die p-Typ Siliziumcarbid-Schicht 52 in der von der Stirnfläche des Halbleitersubstrats 10 ausgehenden Tiefenrichtung Z und enden in der n--Typ Siliziumcarbid-Schicht 51.
  • Die Gräben 36 sind in einer streifenartigen Form angeordnet und erstrecken sich entlang einer Richtung (nachfolgend als erste Richtung bezeichnet) X parallel zur Stirnfläche des Halbleitersubstrats 10. Obwohl dies nicht dargestellt ist, enden die Gräben 36 an einem Teil des äußeren Rands Gate-Polysiliziumschicht 3 und liegen dem Teil des äußeren Rands der Gate-Polysiliziumschicht 3 in der Tiefenrichtung Z über die isolierende Zwischenschicht 11 hinweg gegenüber. Jeweils angrenzenden Enden der Gräben 36 können verbunden sein und die Gräben 36 können in einer Ringform bereitgestellt sein, gemäß der Ansicht von Seiten der Stirnfläche des Halbleitersubstrats 10.
  • Innerhalb der Gräben 36 ist die das Gate isolierende Schicht 37 entlang der Innenwände (Seitenwände und Bodenseiten) der Gräben 36 bereitgestellt. Die das Gate isolierende Schicht 37 erstreckt sich auf der Stirnfläche des Halbleitersubstrats 10 und überdeckt die Stirnfläche des Halbleitersubstrats 10 im Gate-Kontaktstellenbereich 23 und im Gate-Widerstandsbereich 24. Die Gate-Elektroden 38 sind auf der das Gate isolierenden Schicht 37 in den Gräben 36 bereitgestellt und liegen dem n+-Typ Source-Gebiet 34 über die das Gate isolierende Schicht 37 hinweg an den Seitenwänden der Gräben 36 gegenüber.
  • Ein Teil der p-Typ Siliziumcarbid-Schicht 52, wobei das n+-Typ Source-Gebiet 34 ausgespart ist, das p+-Typ Kontaktgebiet 35, die Gräben 36, ein n--Typ Gebiet 32' sowie ein p-Typ Gebiet 33' bilden das p-Typ Basisgebiet 33. Das p-Typ Gebiet 33' ist ein Teil der p-Typ Siliziumcarbidschicht 52, welcher den Gate-Kontaktstellenbereich 23 und den Gate-Widerstandsbereich 24 aufweist und vom p-Typ Basisgebiet 33 durch das n--Typ Gebiet 32' getrennt ist. In anderen Worten ist direkt unterhalb der Gate-Kontaktstelle 2 (Drain-Seite) lediglich das p-Typ Gebiet 33' und kein MOS-Gate bereitgestellt.
  • Das p-Typ Gebiet 33' ist derart bereitgestellt, dass es den Gate-Kontaktstellenbereich 23 und den Gate-Widerstandsbereich 24 überspannt. Das n--Typ Gebiet 32' umgibt einen äußeren Rand eines lückenlosen Bereichs vom Gate-Kontaktstellenbereich 12 zum Gate-Widerstandsbereich 24. Das n--Typ Gebiet 32' durchdringt die p-Typ Siliziumcarbid-Schicht 52 in der Tiefenrichtung Z and reicht bis an die n--Typ Siliziumcarbid-Schicht 51 heran. Das n--Typ Gebiet 32' steht ist mit einem Teil der n--Typ Siliziumcarbid-Schicht 51 verbunden, der das n--Typ Abwanderungsbiet 32 bildet und als n--Typ Abwanderungsgebiet fungiert.
  • Weiterhin können im aktiven Gebiet 21 in der n--Typ Siliziumcarbid-Schicht 51 ein stromverbreitendes n-Typ Gebiet 40 sowie ein erstes und ein zweites p+-Typ Gebiet 41, 42 bereitgestellt sein. Ein Teil der n--Typ Siliziumcarbid-Schicht 51, von welchem das stromverbreitende n-Typ Gebiet 40 sowie das erste und das zweite n+-Typ Gebiet 41, 42 ausgenommen sind, bildet das n--Typ Abwanderungsgebiet 32. Das stromverbreitende n-Typ Gebiet 40 bildet eine so genannte stromverbreitende Schicht (engl. current spreading layer (CSL)), welche den Ausbreitungswiderstand von Ladungsträgern reduziert.
  • Das stromverbreitende n-Typ Gebiet 40 ist zwischen einander angrenzenden Gräben 36 angeordnet (Mesagebiet) und reicht bis zu jeder Seitenwand der angrenzenden Gräben 36, die das Mesagebiet einkeilen. Jedes stromverbreitende n-Typ Gebiet 40 ist mit dem p-Typ Basisgebiet 33 verbunden und bildet einen Grenze zwischen dem p-Typ Basisgebiet 33 und dem stromverbreitende n-Typ Gebiet 40, die auf einer Drain-Seite (nahe des n+-Typ Ausgangssubstrats) bis zu einer tieferen Stelle reicht als die Bodenseiten der Gräben 36. Das stromverbreitende n-Typ Gebiet 40 kann mit dem ersten und dem zweitem p+-Typ Gebiet 41, 42 verbunden sein.
  • Jedes erste p+-Typ Gebiet 41 ist getrennt vom p-Typ Basisgebiet 33 an einer Stelle der Drain-Seite bereitgestellt, die tiefer reicht als das p-Typ Basisgebiet 33 und der Bodenseite einer der Gräben 36 in der Tiefenrichtung Z gegenüberliegt. Jedes zweite p+-Typ Gebiet 42 ist getrennt von dem ersten p+-Typ Gebiet 41 und von den Gräben 36 in einem Mesagebiet bereitgestellt und ist mit dem p-Typ Basisgebiet 33 verbunden. Das erste und das zweite p+-Typ Gebiet 41, 42 erfüllen die Funktion, im Falle eines nichtleitenden Zustands des MOSFETs ein an der das Gate isolierenden Schicht 37 anliegendes elektrisches Feld zu unterdrücken.
  • Die isolierende Zwischenschicht 11 ist auf der gesamten Stirnfläche des Halbleitersubstrats 10 bereitgestellt, um so die Gate-Elektroden 38 und die das Gate isolierende Schicht 37, welcher sich auf der Stirnfläche des Halbleitersubstrats 10 erstreckt, abzudecken. Sowohl im Gate-Kontaktstellenbereich 23 als auch im Gate-Widerstandsbereich 24 ist die Gate-Polysiliziumschicht 3 zwischen der isolierenden Zwischenschicht 11 und der das Gate isolierenden Schicht 37 bereitgestellt. Die Gate-Polysiliziumschicht 3 steht dem p-Typ Gebiet 33' in der Tiefenrichtung Z über die das Gate isolierende Schicht 37 hinweg gegenüber.
  • Die ersten bis vierten Kontaktlöcher 11a bis 11d, die in der Tiefenrichtung durch die isolierende Zwischenschicht 11 und die das Gate isolierende Schicht 37 führen, sind bereitgestellt. An den ersten Kontaktlöchern 11a sind das n+-Typ Source-Gebiet 34 und das p+-Typ Kontaktgebiet 35 freigelegt. Das zweite Kontaktloch 11b ist näher am Gate-Kontaktstellenbereich 23 positioniert als das dritte Kontaktloch 11c. In den zweiten und dritten Kontaktlöchern 11b, 11c ist der zweite Teil 3b der Gate-Polysiliziumschicht 3 freigelegt. Im vierten Kontaktloch 11d (siehe 2) ist der Gate-Runner 4 freigelegt.
  • In einem Teil des aktiven Gebiets 21, von welchem der Gate-Kontaktstellenbereich 23 und der Gate-Widerstandsbereich 24 ausgenommen sind, ist die Source-Kontaktstelle 1 auf der isolierenden Zwischenschicht 11 derart bereitgestellt, dass es in die ersten Kontaktlöcher 11a eingelassen ist. In den ersten Kontaktlöchern 11a ist die Source-Kontaktstelle 1 mit dem n+-Typ Source-Gebiet 34 und dem p+-Typ Kontaktgebiet 35 verbunden und formt einen Kontakt mit dem n+-Typ Source-Gebiet 34 und dem p+-Typ Kontaktgebiet 35 her.
  • Die Gate-Kontaktstelle 2 ist auf der isolierenden Zwischenschicht 11 bereitgestellt und überspannt den Gate-Kontaktstellenbereich 12 und den Gate-Widerstandsbereich 24 derart, dass es in die zweiten Kontaktlöcher 11b eingelassen ist. Der erste und der zweite teil 2a, 2b der Gate-Kontaktstelle 2 liegen jeweils dem ersten und dem zweiten Teil 3a, 3b der Gate-Polysiliziumschicht 3 in der Tiefenrichtung Z über die isolierende Zwischenschicht 11 hinweg gegenüber. Im zweiten Kontaktloch 11b ist der zweite Teil 2b der Gate-Kontaktstelle 2 mit dem zweiten Teil 3b der Gate-Polysiliziumschicht 3 verbunden und formt einen Kontakt mit dem zweiten Teil 3b der Gate-Polysiliziumschicht 3.
  • Die Kontaktelektrode 5 ist auf der isolierenden Zwischenschicht 11 entlang einer Grenze zwischen dem aktiven Gebiet 21 und dem Randabschlussgebiet 22 derart bereitgestellt, dass diese in die dritten und vierten Kontaktlöcher 11c, 11 d eingelassen ist. Die Kontaktelektrode 5 liegt dem zweiten Teil 3b der Gate-Polysiliziumschicht 3 und dem Gate-Runner 4 (siehe 2) in der Tiefenrichtung Z über die isolierende Zwischenschicht 11 hinweg gegenüber. Im dritten Kontaktloch 11c ist die Kontaktelektrode 5 mit dem zweiten Teil 3b der Gate-Polysiliziumschicht 3 verbunden und formt einen Kontakt mit dem zweiten Teil 3b der Gate-Polysiliziumschicht 3. Im vierten Kontaktloch 11d ist die Kontaktelektrode 5 mit dem Gate-Runner 4 verbunden und formt einen Kontakt mit dem Gate-Runner 4.
  • Eine Passivierungsschicht 12 bildet die oberste Schicht auf der Stirnfläche des Halbleitersubstrats 10 und bildet eine Schutzschicht, welche die Stirnfläche des Halbleitersubstrats 10 schützt. In der Passivierungsschicht 12 sind Öffnungen geformt, die einen Bereich der Source-Kontaktstelle 1 und einen Bereich der Gate-Kontaktstelle 2 freilegen, in denen Verdrahtungen angeschlossen sind. Eine Drain-Elektrode (zweite Elektrode) 43 ist auf der gesamten Rückseite des Halbleitersubstrats 10 bereitgestellt. Die Drain-Elektrode 43 ist mit dem n+-Typ Drain-Gebiet, welches aus dem n+-Typ Ausgangssubstrat gestaltet ist, verbunden und formt einen Kontakt mit dem n+-Typ Drain-Gebiet.
  • Im gegebenen Fall zeigt 4 ein Schaubild, das die Fähigkeit zur elektrostatischen Entladung (ESD) über der Dicke der Oxidschicht und der Zellschrittweite der Halbleitervorrichtung zeigt. In 4 bezeichnet (1) die Fähigkeit zur elektrostatischen Entladung der Halbleitervorrichtung 60, in der der Gate-Widerstand und die Gate-Polysiliziumschicht 3 im Gate-Kontaktstellenbereich 23 nicht bereitgestellt worden sind und (2) bezeichnet die Fähigkeit zur elektrostatischen Entladung der Halbleitervorrichtung 60, in der der Gate-Widerstand und die Gate-Polysiliziumschicht 3 im Gate-Kontaktstellenbereich 23 bereitgestellt worden sind. Eine vertikale Achse gibt die Fähigkeit zur elektrostatischen Entladung der Halbleitervorrichtung 60 in der Einheit Volt [V] an. Die Zellschrittweite ist ein Abstand zwischen einer Mitte einer der Gräben 36 des aktiven Gebiets 21 und der der Mitte eines weiteren Grabens (36), der an den ersten Graben (36) angrenzt. Die Dicke der Oxidschicht ist die Dicke der das Gate isolierenden Schicht 37. Weiterhin handelt es sich bei den gegebenen Werten um Ergebnisse eines Falls mit einer Probenzahl N gleich 5.
  • Durch Vergleich von (1) und (2) gemäß in 4 gezeigten Darstellung haben durch die Bereitstellung der Gate-Polysiliziumschicht 3 im Gate-Kontaktstellenbereich 23 die Kapazität eines Bereichs, in dem die Kontaktstelle bereitgestellt wurde, und die Kapazität eines Bereichs, in dem der Gate-Widerstand bereitgestellt wurde, zugenommen, wodurch die Fähigkeit zu elektrostatischen Entladung zugenommen hat. In diesem Zusammenhang kann die Fähigkeit zur elektrostatischen Entladung durch Bereitstellen einer Gate-Polysiliziumschicht 3 erhöht werden.
  • Im gegebenen Fall ist ein Bereich, in dem MOS-Strukturen im aktiven Gebiet 21 bereitgestellt worden sind, ein Teil, in dem die Source-Kontaktstelle und MOS-Strukturen gebildet worden sind, wobei der Teil des aktiven Gebiets 21 in den 1 und 2 dargestellt ist, wobei der Gate-Kontaktstellenbereich 23 und der Gate-Widerstandsbereich 24 davon ausgenommen sind. Weiterhin ist der Bereich, in dem die Gate-Kontaktstelle bereitgestellt worden ist, ist ein Bereich, welcher den zweiten Teil 2b ausspart und von der Gate-Kontaktstelle 2 auf der Gate-Polysiliziumschicht 3 bereitgestellt ist und vom dritten Kontaktloch 11c umgeben ist, wobei der Bereich den ersten Teil 2a der Gate-Kontaktstelle 2 aufweist (siehe 2). Weiterhin fungiert der zweite Teil 3b der Gate-Polysiliziumschicht 3 als Gate-Widerstand, weshalb der Bereich, in dem der Gate-Widerstand bereitgestellt worden ist, einen Bereich darstellt, der den im Gate-Kontaktbereich 23 angeordneten zweiten Teil 3b der Gate-Polysiliziumschicht 3 (siehe 2) aufweist.
  • Obwohl dieser Umstand nicht in 4 dargestellt ist unter den gleichen Bedingungen die Fähigkeit zur elektrostatischen Entladung der Halbleitervorrichtung 60, in der der Gate-Widerstand bereitgestellt wurde und die Gate-Polysiliziumschicht 3 im Gate-Kontaktstellenbereich 23 nicht bereitgestellt wurde, geringer ausgefallen als die der Halbleitervorrichtung 60 gemäß (1). Der Grund hierfür besteht darin, das im Falle eines bereitgestellten Gate-Widerstands die Fähigkeit zur elektrostatischen Entladung durch die Kapazitäten der Bereiche festgelegt wird, in denen der Gate-Widerstand bereitgestellt ist und in denen die Gate-Kontaktstelle bereitgestellt ist, weshalb somit die Fähigkeit zu elektrostatischen Entladung gesunken ist.
  • 5 zeigt weiterhin ein Schaubild, das eine normalverteilten Verlauf der Fähigkeit zur elektrostatischen Entladung der Halbleitervorrichtung für verschiedene Chip-Winkelstellungen zeigt. In 5 gibt eine horizontale Achse die Fähigkeit zur elektrostatischen Entladung in der Einheit Volt [V] an. Weiterhin beschreibt eine vertikale Achse die Standardabweichung σ. In 5 bezeichnet (1) die Halbleitervorrichtung 60 und (2) bezeichnet die Fähigkeit zur elektrostatischen Entladung der Halbleitervorrichtung 60, in der der im mathematischen Sinne gegebene Flächeninhalt des aktiven Gebiets 1,83-mal größer ausfällt als im Fall von (1). Weiterhin zeigen (1) bis (2) die Fähigkeiten zur elektrostatischen Entladung der Halbleitervorrichtung 60, in der der Gate-Widerstand und die Gate-Polysiliziumschicht 3 im Gate-Kontaktstellenbereich 23 bereitgestellt worden sind.
  • Im Vergleich von (1) und (2) gemäß der Darstellung in 5 haben der im mathematischen Sinne gegebene Flächeninhalt des Halbleitersubstrats 10, der im mathematischen Sinne gegebene Flächeninhalt des Bereichs, in dem die MOS-Strukturen und das aktive Gebiet 21 bereitgestellt sind, die Kapazität sowie die Fähigkeit zu elektrostatischen Entladung zugenommen (Pfeil A in 5).
  • Im gegebenen Fall war der im mathematischen Sinne gegebene Flächeninhalt der Gate-Kontaktstelle unabhängig von der Größe des Halbleitersubstrats 10 konstant bei 0,476mm2 Auf der anderen Seite betrug für (2) der im mathematischen Sinne gegebene Flächeninhalt des Bereichs, in dem die MOS-Strukturen des aktiven Gebiets 21 bereitgestellt wurden, 9.9mm2, was dem 20,8-fachen des Flächeninhalts des Gate-Kontaktstellenbereichs 23 entsprochen hat. In diesem Fall entspricht der im mathematischen Sinne gegebene Flächeninhalt der Gate-Kontaktstelle dem Flächeninhalt des Bereichs, in dem die Gate-Kontaktstelle bereitgestellt worden ist. Weiterhin entspricht der im mathematischen Sinne gegebene Flächeninhalt des Gate-Widerstands dem Flächeninhalt des Bereichs, in dem der Gate-Widerstand bereitgestellt worden ist.
  • In 5 zeigt sich in (1) und (2) (Pfeil A in 5), dass im Falle eines 1,82- -fachen Anstiegs des im mathematischen Sinne gegebenen Flächeninhalts des Bereichs, in dem die MOS-Strukturen des aktiven Gebiets 21 bereitgestellt worden sind, von 5,4mm2 auf 9,9mm2 die Fähigkeit zur elektrostatischen Entladung einen 1,82-fach kleineren Wert angenommen hat. Im Fall von (1) ist die Kapazität des Bereichs, in dem die MOS-Strukturen des aktiven Gebiets 21 bereitgestellt worden sind, am geringsten ausgefallen, wohingegen im Fall von (2) der Bereich, in dem der Gate-Widerstand bereitgestellt worden ist, am geringsten ausgefallen ist. Im Fall von (2) wurde die Fähigkeit zur elektrostatischen Entladung nicht erhöht, da der Bereich, in dem der Gate-Widerstand bereitgestellt worden ist, durch statische Elektrizität großer Spannung zerstört wurde.
  • Es gestaltet sich schwierig, die Fähigkeit zur elektrostatischen Entladung des Bereichs, in dem die MOS-Strukturen des aktiven Gebiets bereitgestellt sind, zu erhöhen. Deswegen ist im Falle der Halbleitervorrichtung 60 gemäß der ersten Ausführungsform die Gate-Polysiliziumschicht 3 im Gate-Kontaktstellenbereich 23 bereitgestellt. Als Resultat ergibt sich ein Anstieg der Kapazität des Bereichs, in dem die Gate-Kontaktstelle bereitgestellt ist, und ein Anstieg der Kapazität des Bereichs, in dem der Gate-Widerstand bereitgestellt ist sowie ein Anstieg der Kapazität des Gebiets, in welchem die Gate-Kontaktstelle bereitgestellt ist und ein Anstieg der Fähigkeit zur elektrostatischen Entladung des Bereich, in dem der Gate-Widerstand bereitgestellt ist. Insbesondere wird die Fähigkeit zur elektrostatischen Entladung der Halbleitervorrichtung 60 durch den Bereich bestimmt, in dem die Gate-Kontaktstelle bereitgestellt ist, weswegen die Kapazität des Bereichs, in dem die Gate-Kontaktstelle bereitgestellt ist und die Fähigkeit zur elektrostatischen Entladung erhöht werden.
  • Eine Kapazität C wird über den Zusammenhang C=ε·S/d bestimmt, wobei ε die Permittivität der isolierenden Schicht, S den im mathematischen Sinne gegebenen Flächeninhalt der isolierenden Schicht und d die Dicke der isolierenden Schicht bezeichnen. Damit zeigt sich beispielhaft, im Falle eines durch die Gate-Polysiliziumschicht 3 und die das Gate isolierenden Schicht 37 vergrößerten im mathematischen Sinne gegebenen Flächeninhalts von der das Gate isolierenden Schicht 37 und der isolierenden Zwischenschicht 11, mit einer dünneren Ausführung der isolierenden Zwischenschicht 11 sowie einer groß ausfallenden Permittivität der das Gate isolierenden Schicht 37 und der isolierenden Zwischenschicht 11, die Kapazität des Bereichs, in dem die Gate-Kontaktstelle bereitgestellt ist und die Kapazität des Bereichs, in dem der Gate-Widerstand bereitgestellt ist, erhöht werden und damit auch die Fähigkeit zur elektrostatischen Entladung steigt.
  • Weiterhin wird in der ersten Ausführungsform die Kapazität des Bereichs, in dem die Gate-Kontaktstelle bereitgestellt ist, größer gewählt als die Kapazität des Bereichs, in dem der Gate-Widerstand bereitgestellt ist, oder die Kapazität des Bereichs, in dem die Gate-Kontaktstelle bereitgestellt ist, wird größer gewählt als die Kapazität des Bereichs, in dem die MOS-Strukturen des aktiven Gebiets 21 bereitgestellt sind. Als Resultat fällt die Fähigkeit zur elektrostatischen Entladung des Bereichs, in dem die Gate-Kontaktstelle bereitgestellt ist, größer aus als die Fähigkeit zur elektrostatischen Entladung des Bereichs, in dem der Gate-Widerstand bereitgestellt ist, oder die Fähigkeit zur elektrostatischen Entladung des Bereichs, in dem die Gate-Kontaktstelle bereitgestellt ist, fällt größer aus als die Fähigkeit zu elektrostatischen Entladung des Bereichs, in dem die MOS-Strukturen des aktiven Gebiets 21 bereitgestellt sind.
  • Weiterhin kann die Kapazität des Bereichs, in dem die MOS-Strukturen des aktiven Gebiets 21 bereitgestellt sind, größer gewählt werden als die Kapazität des Bereichs, in dem die Gate-Kontaktstelle bereitgestellt ist. Als Resultat fällt die Fähigkeit zur elektrostatischen Entladung des Bereichs, in dem die MOS-Strukturen des aktiven Gebiets 21 bereitgestellt sind, größer aus als die Fähigkeit zur elektrostatischen Entladung eines Bereichs, in dem der Gate-Widerstand bereitgestellt ist.
  • Im oben beschriebenen Fall kann die Kapazität über den Zusammenhang C=ε·S/d bestimmt werden. Um somit die Kapazität C zu erhöhen, kann die Dicke d reduziert werden. Deshalb werden beispielsweise die zwischen der Gate-Kontaktstelle 2 und der Gate-Polysiliziumschicht 3 angeordnete isolierenden Zwischenschicht 11, oder die zwischen der Gate-Polysiliziumschicht 3 und dem Halbleitersubstrat 10 angeordnete das Gate isolierende Schicht 37 dicker ausgeführt als die das Gate isolierende Schicht 37 des Gebiets, in dem die MOS-Strukturen des aktiven Gebiets 21 bereitgestellt sind, wodurch die Kapazität des Bereichs, in dem die MOS-Strukturen des aktiven Gebiets 21 bereitgestellt sind, größer ausgeführt werden kann als die Kapazität des Bereichs, in welchem die Gate-Kontaktstelle bereitgestellt ist. Weiterhin wird die das Gate isolierende Schicht 37 des Bereichs, in dem der Gate-Widerstand bereitgestellt ist, dicker ausgeführt als die das Gate isolierende Schicht 37 des Bereichs, in welchem die MOS-Strukturen des aktiven Gebiets bereitgestellt sind, wodurch die Kapazität des Bereichs, in dem der Gate-Widerstand bereitgestellt ist kleiner ausfallen kann als die Kapazität des Bereichs, in dem die MOS-Strukturen des aktiven Gebiets bereitgestellt sind.
  • Zusätzlich ist zwischen dem Halbleitersubstrat 10 und der das Gate isolierenden Schicht 37 im Bereich, in dem die Gate-Kontaktstelle bereitgestellt ist, und dem Bereich, in dem der Gate-Widerstand bereitgestellt ist, weiterhin ein dünn ausgeführter Oxidfilm bereitgestellt, wodurch die Kapazität des Bereichs, in dem der Gate-Widerstand bereitgestellt ist, kleiner ausfallen kann als die Kapazität des Bereichs, in dem die MOS-Strukturen des aktiven Gebiets 21 bereitgestellt sind.
  • Weiterhin variiert die Kapazität C entsprechend der Permittivität ε, sodass beispielsweise durch eine Ausführung der Permittivität des zwischen der Gate-Kontaktstelle 2 und der Gate-Polysiliziumschicht 3 angeordneten isolierenden Zwischenfilms 11 oder durch eine Ausführung der Permittivität der zwischen der Gate-Polysiliziumschicht 3 und dem Halbleitersubstrat 10 angeordneten, das Gate isolierenden Schicht 37, die niedriger ausfällt als die Permittivität der das Gate isolierenden Schicht 37 des Bereichs, in dem die MOS-Strukturen des aktiven Gebiets 21 bereitgestellt sind, die Kapazität des Bereichs, in dem die MOS-Strukturen des aktiven Gebiets 21 bereitgestellt sind, größer ausfallen kann als die Kapazität des Bereichs, in dem die Gate-Kontaktstelle bereitgestellt ist. Weiterhin kann durch eine Ausführung der Permittivität der das Gate isolierenden Schicht 37 des Bereichs, in dem der Gate-Widerstand bereitgestellt ist, die niedriger ausfällt als die Permittivität der das Gate isolierenden Schicht 37 des Bereichs, in dem die MOS-Strukturen des aktiven Gebiets bereitgestellt sind, die Kapazität des Bereichs, in dem der Gate-Widerstand bereitgestellt ist, niedriger ausfallen als die Kapazität des Bereichs, in dem die MOS-Strukturen des aktiven Gebiets 21 bereitgestellt.
  • In Bezug auf Oxidschichten kann weiterhin der zwischen der Gate-Kontaktstelle 2 und der Gate-Polysiliziumschicht 3 angeordnete isolierende Zwischenfilm 11 als phosphorhaltige (P) Oxidschicht ausgeführt sein und die das Gate isolierende Schicht 37 kann als stickstoffhaltige (N) Oxidschicht ausgeführt sein.
  • Weiterhin variiert die Kapazität entsprechend des im mathematischen Sinne gegebenen Flächeninhalts S, sodass beispielsweise durch eine Ausführung des Flächeninhalts des Bereichs, in dem der Gate-Widerstand bereitgestellt ist, welcher kleiner ausfällt als der Flächeninhalt des Bereichs, in dem die Gate-Kontaktstelle bereitgestellt ist, die Kapazität des Bereichs, in dem der Gate-Widerstand bereitgestellt ist, kleiner ausfallen als die Kapazität des Bereichs, in dem die Gate-Kontaktstelle bereitgestellt ist. Weiterhin kann durch Ausführung des Flächeninhalts des Bereichs, in dem der Gate-Widerstand bereitgestellt ist, welcher kleiner ausfällt als der Flächeninhalt des Bereichs, in dem die MOS-Strukturen des aktiven Gebiets 21 bereitgestellt sind, die Kapazität des Bereichs, in dem der Gate-Widerstand bereitgestellt ist, kleiner ausfallen als die Kapazität des Bereichs, in dem die MOS-Strukturen des aktiven Gebiets 21 bereitgestellt sind.
  • Weiterhin kann in der ersten Ausführungsform für den Fall, dass die Gate-Polysiliziumschicht 3 elektrisch mit den Gate-Elektroden 38 verbunden ist und ein elektrisches Potential gleich dem der Gate-Elektroden 38 aufweist, die Gate-Polysiliziumschicht 3 elektrisch mit der Source-Kontaktstelle 1, welche mit dem n+-Typ Source-Gebiet 34 und dem p+-Typ Kontaktgebiet 35 verbunden ist, verbunden sein, wobei die Gate-Polysiliziumschicht 3 ein elektrisches Potential gleich dem der Source-Kontaktstelle 1 aufweist. Für den Fall, dass die Gate-Polysiliziumschicht 3 ein elektrisches Potential aufweist, welches gleich dem der Source-Kontaktstelle 1 ist, kommt es im Falle eines Kurzschließens der Gate-Polysiliziumschicht 3 und der Gate-Elektroden 38 aufgrund eines Schadens am isolierenden Zwischenfilm 11, zum einem Kurzschluss des Gates und der Source, was zu einer Fehlfunktion führt. Deswegen ist eine Ausführung der Gate-Polysiliziumschicht 3 mit einem elektrischen Potential, welches gleich dem der Gate-Elektroden 38 ist, zu bevorzugen.
  • Gemäß obiger Beschreibung ist in der ersten Ausführungsform die Gate-Polysiliziumschicht auf der Stirnfläche des Halbleitersubstrat über eine das Gate isolierenden Schicht angeordnet und ist durch erste und zweite Teile verschiedener Oberflächenbereiche gestaltet. Als Resultat ist der zwischen Gate-Kontaktstelle und Gate-Runner (Gate-Elektrode) in Reihe geschaltete Gate-Widerstand durch den zweiten Teil derjenigen Gate-Polysiliziumschicht gestaltet, welcher den vergleichsweise kleineren Oberflächenbereich aufweist. Der Widerstandswert des Gate-Widerstand kann in einfacher Weise durch den Abstand zwischen der Gate-Kontaktstelle und dem zweiten Teil der Gate-Polysiliziumschicht sowie den Abstand zwischen dem Gate-Runner und dem zweiten Teil der Gate-Polysiliziumschicht eingestellt werden.
  • Weiterhin ist gemäß der ersten Ausführungsform die Gate-Polysiliziumschicht durch den ersten und den zweiten Teil verschiedener Oberflächenbereich gestaltet, wobei der gesamte Oberflächenbereich der Gate-Polysiliziumschicht durch den ersten Teil vergrößert wird, welcher in der Gate-Polysiliziumschicht einen größeren Oberflächenbereich aufweist als der des Gate-Widerstand gestaltende zweiten Teils. Als Resultat wird sogar im Falle einer durch elektrostatische Entladung oder dergleichen anfallenden großen Ladungsmenge, welche in die Gate-Kontaktstelle eingespeist wird, die an der unterhalb der Gate-Polysiliziumschicht liegenden Oxidschicht (Gate isolierende Schicht) anliegende Spannung verteilt, sodass ein dielektrischer Durchbruch (Durchschlag) der Oxidschicht unterdrückt werden kann. Somit kann die im Bezug auf elektrostatische Entladung gegebene Toleranz gesteigert werden, ohne dabei den Widerstandwert des aus dem zweiten Teil der Gate-Polysiliziumschicht resultierenden Gate-Widerstand zu beeinflussen.
  • Weiterhin liegt gemäß der ersten Ausführungsform die Außenkante der Gate-Kontaktstelle vollständig der Gate-Polysiliziumschicht in der Tiefenrichtung über die isolierende Zwischenschicht hinweg gegenüber, sodass Ungleichmäßigkeiten zwischen der Gate-Kontaktstelle und der Stirnfläche des Halbleitersubstrat verringert werden können und durch die Ungleichmäßigkeiten bedingte Probleme weniger häufig auftreten, wodurch die Ausbeute verbessert werden kann. Weiterhin können die Gate-Kontaktstelle und die Gate-Polysiliziumschicht in einem Bereich des Oberflächenbereichs angeordnet sein, welcher im Wesentlichen gleich dem Oberflächenbereich der Gate-Polysiliziumschicht ist, wodurch eine Verringerung der Größe der Halbleiter-Chips ermöglicht wird.
  • Weiterhin ist gemäß der ersten Ausführungsform der durch den zweiten Teil der Gate-Polysiliziumschicht bedingte Gate-Widerstand im gleichen Halbleitersubstrat verbaut wie der MOSFET, wodurch eine Bereitstellung des MOSFETs zu geringeren Kosten als in einem Fall, in dem der Gate-Widerstand durch eine separate Komponente ausgestaltet ist, ermöglicht.
  • Weiterhin ist gemäß der ersten Ausführungsform die Gate-Polysiliziumschicht im Gate-Kontaktstellenbereich bereitgestellt. Als Resultat sind die Kapazität des Bereichs, in dem die Gate-Kontaktstelle bereitgestellt ist, und die Kapazität des Bereichs, in dem der Gate-Widerstand bereitgestellt ist, hoch ausgeführt, und damit die Kapazität des Bereichs, in dem die Gate-Kontaktstelle bereitgestellt ist, und die Fähigkeit zur elektrostatischen Entladung des Bereichs, in dem der Gate-Widerstand bereitgestellt ist, erhöht werden.
  • Weiterhin fällt gemäß der ersten Ausführungsform die Kapazität des Bereichs, in dem die MOS-Strukturen des aktiven Gebiets bereitgestellt sind, höher aus als die Kapazität des Bereichs, in dem der Gate-Widerstand bereitgestellt ist. Als Resultat fällt die Fähigkeit zur elektrostatischen Entladung des Bereichs, in welchem die MOS-Strukturen des aktiven Gebiets bereitgestellt sind, größer aus als die Fähigkeit zur elektrostatischen Entladung des Bereichs, in welche der Gate-Widerstand bereitgestellt ist, sodass ermöglicht wird, eine Zerstörung der MOS-Strukturen des aktiven Gebiets abzuwenden.
  • Es wird ein Aufbau einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform beschrieben. 6 zeigt eine Anordnung eines Teils einer Halbleitervorrichtung gemäß der zweiten Ausführungsform in einer von einer Stirnfläche eines Halbleitersubstrats zu sehenden Draufsicht. 7 zeigt eine Querschnittsansicht des Aufbaus entlang der Schnittlinie B-B' aus 6. Eine Anordnung der ganzen Halbleitervorrichtung 60 gemäß der zweiten Ausführungsform gemäß einer Ansicht von Seiten der Stirnfläche des Halbleitersubstrat 10 ist ähnlich zu der in 1 dargestellten Anordnung, wobei gemäß Darstellung in 6 der erste Teil 3a der Gate-Polysiliziumschicht 3 durch einen ersten Teil 3a' der Gate-Polysiliziumschicht 3 ersetzt ist.
  • Die Halbleitervorrichtrung 60 gemäß der zweiten Ausführungsform unterscheidet sich dahingehend von der Halbleitervorrichtung 60 gemäß der ersten Ausführungsform, dass der erste Teil 3a' der Gate-Polysiliziumschicht 3 allein eine im Wesentlichen ringförmige ebene Form aufweist. Unter Berücksichtigung der Streuung beim Verfahren des Nassätzens kann ein Abstand L15 von einer Innenkante des ersten Teils 3a' der Gate-Polysiliziumschicht 3 zu einer Außenkante der Gate-Kontaktstelle 2 beispielsweise mindestens um die 5µm betragen. Der erste Teil 2a der Gate-Kontaktstelle 2 weist in ähnlicher Weise zur ersten Ausführungsform eine im Wesentlichen rechteckige ebene Form auf.
  • Ein ebener Grundriss (Kontur der Außenkante) des ersten Teils 2a der Gate-Kontaktstelle 2 ist in ähnlicher Wiese zu einem ebenen Grundriss des ersten Teils 3a' der Gate-Polysiliziumschicht 3 gebildet. Der erste Teil 2a der Gate-Kontaktstelle 2 liegt an der Außenkante dem ersten Teil 3a' der Gate-Polysiliziumschicht 3 in der Tiefenrichtung Z über den isolierenden Zwischenfilm 11 hinweg gegenüber. Die Außenkante der Gate-Kontaktstelle 2 ist zwischen der Innenkante und einer Außenkante des ersten Teils 3a' der Gate-Polysiliziumschicht 3 platziert.
  • Gemäß obiger Beschreibung können in der zweiten Ausführungsform ähnliche Effekte zu denen der ersten Ausführungsform auftreten. Weiterhin weist gemäß der zweiten Ausführungsform der erste Teil der Gate-Polysiliziumschicht eine im Wesentlichen ringförmige ebene Form auf, sodass es ermöglicht wird, die in einem Bereich des zwischen dem ersten Teil der Gate-Polysiliziumschicht und der Halbleitersubstrat angeordneten das Gate isolierende Schicht auftretende Kapazität einzustellen.
  • Es wird ein Aufbau einer Halbleitervorrichtung gemäß einer dritten Ausführungsform beschrieben. 8 zeigt eine Anordnung eines Teils einer Halbleitervorrichtung gemäß der dritten Ausführungsform in einer von einer Stirnfläche eines Halbleitersubstrats zu sehenden Draufsicht. 9 zeigt eine andere exemplarische Anordnung eines Teils einer Halbleitervorrichtung gemäß der dritten Ausführungsform in einer von der Stirnfläche des Halbleitersubstrats zu sehenden Draufsicht. Eine Anordnung der ganzen Halbleitervorrichtung 60 gemäß der dritten Ausführungsform gemäß einer Ansicht von Seiten der Stirnfläche des Halbleitersubstrat 10 ist ähnlich zu der in 1 dargestellten Anordnung, wobei gemäß Darstellung in den 8 und 9 der erste Teil 3a der Gate-Polysiliziumschicht 3 durch erste Teile 53a, 53a' der Gate-Polysiliziumschichten 53, 53' ersetzt ist.
  • Die Halbleitervorrichtrung 60 gemäß der dritten Ausführungsform unterscheidet sich von der Halbleitervorrichtung 60 gemäß der ersten Ausführungsform dahingehend, dass der erste Teil 53a der Gate-Polysiliziumschicht 53 eine ebene im Wesentlichen rechteckige Form aufweist und weiterhin dritte Teile 53c aufweist, die von jedem Ende zweier sich gegenüberliegender Seiten der im Wesentlichen rechteckigen Form hervorstehen. Die dritten Teile 53c der Gate-Polysiliziumschicht 53 sind jeweils an jedem Ende der Seiten des ersten Teils 53a der Gate-Polysiliziumschicht 53 bereitgestellt und verlaufen parallel zur ersten Richtung X entlang derer sich die Gräben 36 in einer streifenartigen Form erstrecken.
  • Die dritten Teile 53c der Gate-Polysiliziumschicht 53 müssen nicht zwingend an den Seiten des ersten Teils 53a der Gate-Polysiliziumschicht 53 in einer zu einer Richtung (nachfolgend als zweite Richtung bezeichnet) Y parallel verlaufenden Richtung bereitgestellt werden, wobei die zweite Richtung Y parallel zur Stirnfläche des Halbleitersubstrat 10 verläuft und orthogonal zur ersten Richtung X steht. Die dritten Teile 53c sind in der Gate-Polysiliziumschicht 53 bereitgestellt, sodass dadurch der Abstand zwischen den Enden der Gräben 35, die sich im Wesentlichen über die dritten teile 53c hinweg gegenüberstehen, reduziert wird und damit ein Anordnen der Gräben 36 ermöglicht.
  • Beispielsweise ist ein Graben 36a (36) nahe der Gate-Polysiliziumschicht 53 entlang einer zur ersten Richtung X parallel verlaufenden Seite der Gate-Polysiliziumschicht 53 in Form einer geraden Linie angeordnet, welche parallel zur ersten Richtung X verläuft. Die dritten Teile 53c sind derart im ersten Teil 53a der Gate-Polysiliziumschicht 53 angeordnet, dass diese den Graben 36a (36) einkeilen. In anderen Worten ist zwischen den dritten Teilen 53c der Gate-Polysiliziumschicht 53, welche an einander entlang der ersten Richtung X angrenzen, der Graben 36a (36) in einer geraden Linie angeordnet, die sich parallel zur ersten Richtung x erstreckt.
  • In diesem Zusammenhang sind die dritten Teile 53c in der Gate-Polysiliziumschicht 53 bereitgestellt, wobei weitere Gräben 36b (36), 36c (36), die im Wesentlichen einem Ende des Grabens 36a über die dritten Teile 53c der Gate-Polysiliziumschicht 53 hinweg gegenüberstehen, derart angeordnet sein können, dass diese einem Teil des äußeren Randes des ersten Teils 53a der Gate-Polysiliziumschicht 53 in der Tiefenrichtung Z gegenüberliegen. In 8 sind die Gräben 36a bis 36c über eine gestrichelte Linie gekennzeichnet, die dünner ausfällt als die gestrichelte Linie, mit welcher der Gate-Kontaktstellenbereich 23 gekennzeichnet ist, wobei keine anderen Gräben 36 als die Gräben 36a bis 36c dargestellt sind. Weiterhin sind in 8 Enden der an einander angrenzenden Gräben 36b, 36c in einem verbundenen Zustand gezeigt.
  • Wie in 9 dargestellt, weist im Falle einer sich entlang der zweiten Richtung Y erstreckenden streifenförmigen Anordnung der Gräben 36' der erste Teil 53a' der Gate-Polysiliziumschicht 53' an einer zur zweiten Richtung Y parallel verlaufenden Seite dritte Teile 53c' auf, die von jedem Ende aus hervorstehen und der erste Teil 53a' weist eine ebene Form auf, in der die dritten Teile 53c' nicht auf einer zur ersten Richtung X parallel verlaufenden Seite bereitgestellt sind. In 9 sind die Gräben 36' (36a' bis 36c') durch eine gestrichelte Linie in ähnlicher Weise zu den Gräben 36 in 8 gekennzeichnet, wobei keine anderen Gräben 36' als die Gräben 36a' bis 36c' dargestellt sind. Des Weiteren sind in 9 an einander angrenzenden Enden der Gräben 36b', 36c' in einem verbundenen Zustand dargestellt.
  • Die zweite Ausführungsform kann auf die dritte Ausführungsform angewendet werden und die ersten Teile 53a, 53a' der Gate-Polysiliziumschichten 53, 53' können eine im Wesentlichen ringförmige ebene Form aufweisen.
  • Gemäß obiger Beschreibung können in der dritten Ausführungsform ähnliche Effekte zu denen der ersten und zweiten Ausführungsform auftreten. Weiterhin liegen gemäß der dritten Ausführungsform die Enden in der Richtung, entlang derer sich die Gräben streifenförmig ersttrecken, näher beieinander, und die Möglichkeit einer Anordnung der Gräben besteht, bei der eine Verringerung der Größe der Halbleiter-Chips ermöglicht wird.
  • Im vorhergehenden Teil ist die vorliegende Erfindung keinesfalls auf die oben beschriebenen Ausführungsformen beschränkt und es besteht die Möglichkeit zahlreicher Anpassung, die in ihrem Umfang nicht vom Grundgedanken der Erfindung abweichen. Beispielsweise kann in den oben beschrieben Ausführungsformen, in denen der ebene Grundriss der Gate-Polysiliziumschicht beispielhaft als in ähnlicher Weise zum ebenen Grundriss der Gate-Kontaktstelle ausgeführt beschrieben wurde, die Außenkante der Gate-Kontaktstelle ausreichen, um der Gate-Polysiliziumschicht in der Tiefenrichtung über den isolierenden Zwischenfilm hinweg gegenüberzustehen, und zudem kann der ebene Grundriss der Gate-Polysiliziumschicht vom ebenen Grundriss der Gate-Kontaktstelle abweichen. Die vorliegende Erfindung ist in keinster Weise auf Trench-Gate MOSFETs beschränkt und lässt sich weiterhin auf Trench-Gate Bipolartransistoren mit isolierter Gate-Elektrode (engl.: insulated-gate bipolar transistor (IGBT)) anwenden. Die vorliegende Erfindung ist in ähnlicher Weise umgesetzt, falls die Leitfähigkeitsklassen (n-Typ, p-Typ) vertauscht werden.
  • Gemäß der vorliegenden Erfindung kann der komplette Oberflächenbereich der Gate-Polysiliziumschicht, der auf einer ersten Hauptseite des Halbleitersubstrat über eine Oxidschicht bereitgestellt wird, groß ausgeführt werden. Damit kann, im Falle einer in die Gate-Kontaktstelle eingeleiteten durch elektrostatische Entladung bedingten großen Ladungsmenge, die an der Oxidschicht der unterhalb der Gate-Polysiliziumschicht angeordneten Schicht anliegende Spannung verteilt werden, sodass die Möglichkeit besteht, einen dielektrischen Durchbruch (Durchgang) der Oxidschicht zu unterdrücken. Weiterhin steht gemäß der vorliegenden Erfindung die Außenkante der Gate-Kontaktstelle der Gate-Polysiliziumschicht in der Tiefenrichtung über den isolierenden Zwischenfilm hinweg gegenüber, sodass Ungleichmäßigkeiten zwischen der Gate-Kontaktstelle und der Stirnfläche des Halbleitersubstrat verringert werden können und durch die Ungleichmäßigkeiten bedingte Probleme weniger häufig auftreten.
  • Weiterhin ist die Gate-Polysiliziumschicht im Gate-Kontaktstellenbereich bereitgestellt. Als Resultat werden die Kapazität des Bereichs, in dem die Gate-Kontaktstelle bereitgestellt ist, und die Kapazität des Bereichs, in dem der Gate-Widerstand bereitgestellt ist, erhöht, und es werden die Kapazität des Bereichs, in dem die Gate-Kontaktstelle bereitgestellt ist sowie die Fähigkeit zur elektrostatischen Entladung des Bereichs, in dem der Gate-Widerstand bereitgestellt ist, erhöht.
  • Weiterhin fällt die Kapazität des Bereichs, in dem die MOS-Strukturen des aktiven Gebiets bereitgestellt ist, größer aus als die Kapazität des Bereichs, in dem der Gate-Widerstand bereitgestellt ist. Als Resultat fällt die Fähigkeit zur elektrostatischen Entladung des Bereichs, in dem die MOS-Strukturen des aktiven Gebiets bereitgestellt sind, größer aus als die Fähigkeit zur elektrostatischen Entladung des Bereichs, in dem der Gate-Widerstand bereitgestellt ist. Damit kann eine Zerstörung der MOS-Strukturen des aktiven Gebiets unterdrückt werden.
  • Die Halbleitervorrichtung erzielt einen Effekt, in Folge dessen, die die bezüglich elektrostatischer Entladung gegebene Toleranz sowie die Ausbeute verbessert.
  • Wie oben beschrieben ist die Halbleitervorrichtung gemäß der vorliegenden Erfindung vorteilhaft für Halbleitervorrichtungen, die eine Ausgestaltung aufweisen, in der der Gate-Widerstand in Reihe mit der Gate-Kontaktstelle und der Gate-Elektrode verschaltet ist.
  • Obwohl die Erfindung zwecks vollständiger und klarer Offenbarung anhand spezifischer Ausführungsformen beschrieben wurde, wirken die aufgeführten Ansprüche dabei nicht einschränkend sondern werden als Verkörperung aller Änderungen und alternativer Bauformen aufgefasst, die einem mit den hier dargelegten Grundlagen vertrauten Fachmann einfallen könnten.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • WO 2015/080162 [0002, 0003, 0007]

Claims (12)

  1. Eine Halbleitervorrichtung, welche ein aktives Gebiet aufweist, in dem ein Aufbau eines Metall-Oxid-Halbleiters (engl.: metal-oxide-semiconductor (MOS)), welcher einen MOS-Transistor umfasst, gestaltet ist, und in dem während eines leitenden Zustands des MOS-Transistors ein elektrischer Strom fließt, und die Halbleitervorrichtung umfasst: ein Halbleitersubstrat, das eine erste Hauptfläche und eine der ersten Hauptfläche gegenüberliegende zweite Hauptfläche aufweist; eine Gate-Elektrode, die auf dem Halbleitersubstrat über eine das Gate isolierende Schicht bereitgestellt ist, und die Gate-Elektrode und die das Gate isolierende Schicht einen Teil des MOS-Transistors bilden; eine isolierende Zwischenschicht, die auf der ersten Hauptfläche des Halbleitersubstrats bereitgestellt ist; eine Oxidschicht, die auf der ersten Hauptfläche des Halbleitersubstrats bereitgestellt ist; eine Gate-Kontaktstelle, die in einer Draufsicht einen ersten Oberflächenbereich aufweist und auf der ersten Hauptfläche des Halbleitersubstrats über die isolierende Zwischenschicht bereitgestellt ist, wobei die isolierende Zwischenschicht zwischen dem Halbleitersubstrat und der Gate-Kontaktstelle bereitgestellt ist; und eine Gate-Polysiliziumschicht, die einen Gate-Widerstand umfasst, und in der Draufsicht einen zweiten Oberflächenbereich aufweist, wobei die Gate-Polysilizium-Kontaktstelle der Gate-Kontaktstelle in einer Tiefenrichtung über die isolierende Zwischenschicht hinweg gegenübersteht und durch die Oxidschicht elektrisch vom Halbleitersubstrat isoliert ist und die Oxidschicht zwischen dem Halbleitersubstrat und der Gate-Polysiliziumschicht bereitgestellt ist; wobei die Gate-Kontaktstelle gebildet ist aus einem ersten Kontaktstellenteil, der einen ersten Anteil des ersten Oberflächenbereichs, an dem Verkabelungen angebunden sind, aufweist, und einem zweiten Kontaktstellenteil, der einen zweiten Anteil des ersten Oberflächenbereichs aufweist, mit dem Gate-Widerstand verbunden ist und der bündig mit dem ersten Kontaktstellenteil verläuft; die Gate-Polysiliziumschicht ist gebildet aus einem ersten Polysilizium-Teil, das einen ersten Anteil des zweiten Oberflächenbereichs aufweist, der gleich oder größer ist als der erste Anteil des ersten Oberflächenbereichs, und dem ersten Kontaktstellenteil in der Tiefenrichtung über die isolierende Zwischenschicht hinweg gegenübersteht, und der erste Polysilizium-Teil in der Draufsicht innerhalb des ersten Kontaktstellenteils angeordnet ist, und einem zweiten Polysilizium-Teil, das einen zweiten Anteil des zweiten Oberflächenbereichs, der gleich oder größer ist als der der zweite Anteil des ersten Oberflächenbereichs, aufweist und dem zweiten Kontaktstellenteil in der Tiefenrichtung über die isolierenden Zwischenschicht hinweg gegenübersteht, und der zweite Polysilizium-Teil in der Draufsicht innerhalb des zweiten Kontaktstellenteils angeordnet ist, der zweite Polysilizium-Teil den Gate-Widerstand bildet und elektrisch zwischen dem zweiten Kontaktstellenteil und der Gate-Elektrode geschaltet ist, und bündig zum ersten Polysilizium-Teil verläuft, eine Fähigkeit zur elektrostatischen Entladung (engl.: electrostatic discharge, (ESD)) eines ersten Bereichs, in dem die Gate-Kontaktstelle bereitgestellt ist, fällt größer aus als eine Fähigkeit zur elektrostatischen Entladung eines zweiten Bereichs, in dem der Gate-Widerstand bereitgestellt ist, und als eine Fähigkeit zur elektrostatischen Entladung eines dritten Bereichs, in dem der MOS-Aufbau bereitgestellt ist, und der dritte Bereich innerhalb des aktiven Gebiets bereitgestellt ist.
  2. Die Halbleitervorrichtung nach Anspruch 1, wobei die Fähigkeit zur elektrostatischen Entladung des dritten Bereichs, in dem der MOS-Aufbau bereitgestellt ist, größer ausfällt als die Fähigkeit zur elektrostatischen Entladung des zweiten Bereichs, in dem der Gate-Widerstand bereitgestellt ist.
  3. Die Halbleitervorrichtung nach Anspruch 1 oder 2, wobei eine Kapazität des ersten Bereichs, in dem die Gate-Kontaktstelle bereitgestellt ist, größer ausfällt als eine Kapazität des zweiten Bereichs, in dem der Gate-Widerstand bereitgestellt ist, und als eine Kapazität des dritten Bereichs, in dem der MOS-Aufbau bereitgestellt ist.
  4. Die Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei eine Kapazität des dritten Bereichs, in dem der MOS-Aufbau bereitgestellt ist, größer ausfällt als eine Kapazität des zweiten Bereichs, in welchem der Gate-Widerstand bereitgestellt ist.
  5. Die Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei die zwischen der Gate-Kontaktstelle und der Gate-Polysiliziumschicht angeordnete isolierende Zwischenschicht oder die zwischen der Gate-Polysiliziumschicht und dem Halbleitersubstrat angeordnete Oxidschicht eine größere Dicke aufweisen als eine Dicke der das Gate isolierenden Schicht des dritten Bereichs, in welchem der MOS-Aufbau bereitgestellt ist.
  6. Die Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei die zwischen der Gate-Polysiliziumschicht und dem Halbleitersubstrat angeordnete Oxidschicht im zweiten Bereich, in dem der Gate-Widerstand bereitgestellt ist, eine größere Dicke aufweist als eine Dicke der das Gate isolierenden Schicht des MOS-Transistors.
  7. Die Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei die zwischen der Gate-Kontaktstelle und der Gate-Polysiliziumschicht angeordnete isolierende Zwischenschicht oder die zwischen der Gate-Polysiliziumschicht und dem Halbleitersubstrat angeordnete Oxidschicht eine geringere Primitivität aufweisen als eine Permittivität der das Gate isolierenden Schicht des MOS-Transistors.
  8. Die Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, wobei die zwischen der Gate-Polysiliziumschicht und dem Halbleitersubstrat angeordnete Oxidschicht im zweiten Bereich, in dem der Gate-Widerstand bereitgestellt ist, eine geringere Primitivität aufweist als eine Permittivität der das Gate isolierenden Schicht des MOS-Transistors.
  9. Die Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, wobei die zwischen der Gate-Polysiliziumschicht und dem Halbleitersubstrat im ersten Bereich angeordnete Oxidschicht und die das Gate isolierende Schicht des MOS-Transistors als eine gemeinsame Schicht ausgeführt sind, und die Halbleitervorrichtung weiterhin umfasst: einen dünn ausgeführten Oxidfilm, der zwischen der Oxidschicht und dem Halbleitersubstrat bereitgestellt ist.
  10. Die Halbleitervorrichtung nach einem der Ansprüche 1 bis 9, wobei die zwischen der Gate-Kontaktstelle und der Gate-Polysiliziumschicht angeordnete isolierende Zwischenschicht eine phosphorhaltige Oxidschicht und die das Gate isolierende Schicht eine stickstoffhaltige Oxidschicht ist.
  11. Die Halbleitervorrichtung nach einem der Ansprüche 1 bis 10, wobei der dritte Bereich in der Draufsicht einen dritten Oberflächenbereich aufweist, und der zweite Anteil des zweiten Oberflächenbereichs kleiner ausfällt als der erste Oberflächenbereich oder der dritte Oberflächenbereich.
  12. Die Halbleitervorrichtung nach einem der Ansprüche 1 bis 11, wobei der MOS-Aufbau des aktiven Gebiets umfasst: einen Trench-Gate-Aufbau, gebildet aus: einer in einer ersten Leitfähigkeitsklasse ausgeführten Oberflächenschicht der ersten Hauptfläche des Halbleitersubstrats, einem ersten in einer zweiten Leitfähigkeitsklasse ausgeführten Halbleiterbereich; einem zweiten in der ersten Leitfähigkeitsklasse ausgeführten Halbleiterbereich, der wahlweise im ersten Halbleiterbereich bereitgestellt ist; einem in der ersten Leitfähigkeitsklasse ausgeführten dritten Halbleiterbereich, wobei der dritte Halbleiterbereich ein Teil des Halbleitersubstrats ist, das den ersten Halbleiterbereich ausspart; einem den zweiten Halbleiterbereich und den ersten Halbleiterbreich durchdringenden Graben, der an den dritten Halbleiterbereich heranreicht; und die Gate-Elektrode im Graben über die das Gate isolierende Schicht bereitgestellt ist, eine elektrisch mit dem ersten und dem zweiten Halbleiterbereich verbundene erste Elektrode, und eine elektrisch mit der zweiten Hauptfläche des Halbleitersubstrats verbundene zweite Elektrode, und die Gate-Polysiliziumschicht elektrisch mit der Gate-Elektrode oder der ersten Elektrode verbunden ist.
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