CN116529877A - 半导体装置 - Google Patents

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CN116529877A
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electrode
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main surface
semiconductor device
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村崎耕平
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Rohm Co Ltd
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Abstract

一种半导体装置，包含：半导体层；第一导电型的第一区域，其形成于所述半导体层的第一主面的表层部；单元构造，其具有形成于所述第一区域的表层部的第二导电型的第二区域、以与所述第二区域相接的方式形成于所述第一区域的表层部的第一导电型的第三区域、以及隔着与所述第二区域相邻的第一绝缘膜与所述第二区域对置，并在所述第二区域形成电流路径的控制电极；第一电极层，其以覆盖所述单元构造的方式形成于所述半导体层的所述第一主面上，并与所述第三区域电连接；第二电极层，其与所述第一电极层分离地形成于所述半导体层的所述第一主面上，并与所述控制电极电连接；第一凹部，其以与所述第二电极层对置的方式形成于所述半导体层的所述第一主面的表层部；第二绝缘膜，其覆盖所述第一凹部；辅助电极，其隔着所述第二绝缘膜埋入到所述第一凹部，并与所述第二电极层电连接。

Description

半导体装置
技术领域
本公开涉及一种半导体装置。
背景技术
专利文献1公开了一种半导体装置，具有：半导体基板，其具有有源区；源极焊盘和栅极焊盘，其隔着层间绝缘膜设置在有源区的表面上。源极焊盘和栅极焊盘在有源区的除了栅极焊盘区和栅极电阻区以外的部分埋入到层间绝缘膜的第一接触孔中。在有源区的沿源极焊盘的深度方向对置的部分配置有单位单元(元件的构成单位)。
现有技术文献
专利文献
专利文献1：日本特开2020-150179号公报
发明内容
用于解决课题的手段
本公开的一实施方式的半导体装置包含：
半导体层，其具有第一主面及其相反侧的第二主面；
第一导电型的第一区域，其形成于所述半导体层的所述第一主面的表层部；
单元构造，其具有：第二导电型的第二区域，其形成于所述第一区域的表层部；第一导电型的第三区域，其以与所述第二区域相接的方式形成于所述第一区域的表层部；控制电极，其隔着与所述第二区域相邻的第一绝缘膜与所述第二区域对置，并在所述第二区域形成电流路径；
第一电极层，其以覆盖所述单元构造的方式形成于所述半导体层的所述第一主面上，并与所述第三区域电连接；
第二电极层，其与所述第一电极层分离地形成于所述半导体层的所述第一主面上，并与所述控制电极电连接；
第一凹部，其以与所述第二电极层对置的方式形成于所述半导体层的所述第一主面的表层部；
第二绝缘膜，其覆盖所述第一凹部；以及
辅助电极，其隔着所述第二绝缘膜埋入到所述第一凹部，并与所述第二电极层电连接。
附图说明
图1是本公开的第一实施方式的半导体装置的示意性俯视图。
图2是图1的半导体装置的一实施方式中的半导体元件的示意性平面图。
图3是示意性地表示沿着图2的III-III线的截面的图。
图4是示意性地表示沿着图2的IV-IV线的截面的图。
图5是表示图1的半导体元件的一实施方式中的制造工序的一部分的图。
图6是表示图5的下一工序的图。
图7是表示图6的下一工序的图。
图8是表示图7的下一工序的图。
图9是表示图8的下一工序的图。
图10是表示图9的下一工序的图。
图11是表示所述半导体装置的电气构造的电路图。
图12是本公开的第二实施方式的半导体元件的示意性剖视图。
图13是本公开的第三实施方式的半导体元件的示意性剖视图。
具体实施方式
＜本公开的实施方式＞
首先，列举本公开的实施方式进行说明。
本公开的一实施方式的半导体装置，包含：
半导体层，其具有第一主面及其相反侧的第二主面；
第一导电型的第一区域，其形成于所述半导体层的所述第一主面的表层部；
单元构造，其具有：第二导电型的第二区域，其形成于所述第一区域的表层部；第一导电型的第三区域，其以与所述第二区域相接的方式形成于所述第一区域的表层部；控制电极，其隔着与所述第二区域相邻的第一绝缘膜与所述第二区域对置，并在所述第二区域形成电流路径；
第一电极层，其以覆盖所述单元构造的方式形成于所述半导体层的所述第一主面上，并与所述第三区域电连接；
第二电极层，其与所述第一电极层分离地形成于所述半导体层的所述第一主面上，并与所述控制电极电连接；
第一凹部，其以与所述第二电极层对置的方式形成于所述半导体层的所述第一主面的表层部；
第二绝缘膜，其覆盖所述第一凹部；以及
辅助电极，其隔着所述第二绝缘膜埋入到所述第一凹部，并与所述第二电极层电连接。
根据该结构，辅助电极隔着第二电极层与控制电极电连接。辅助电极埋入到第一凹部，因此，与形成为沿着半导体层的第一主面的层状的情况相比，能够增加隔着第二绝缘膜而对置的辅助电极与半导体层之间的静电电容。由此，能够增加第一电极层与第二电极层间的寄生电容。结果，能够提供抗静电击穿特性好的半导体装置。
另外，辅助电极与单元构造分离地形成。因此，即使形成有辅助电极，也能够抑制对单元构造带来布局变更等影响，因此，能够维持半导体装置的导通电阻等特性。
本发明的一实施方式的半导体装置也可以包含：第二导电型的第四区域，其以与所述第二电极层对置的方式形成于所述第一区域的表层部，所述第一凹部形成于所述第四区域内。
在本公开的一实施方式的半导体装置中，也可以是，在所述半导体层的厚度方向上，所述第四区域的一部分介于所述第一凹部的底部与所述第一区域之间。
由此，第一凹部的底部被第四区域覆盖，因此，能够抑制电场集中于第一凹部的底部。
在本公开的一实施方式的半导体装置中，也可以是，所述第四区域的所述一部分具有1μm以上的厚度。
在本公开的一实施方式的半导体装置中，也可以是，所述第四区域距所述第一主面的第一深度为7μm以上且10μm以下，所述第一凹部距所述第一主面的第二深度为6μm以下。
在本公开的一实施方式的半导体装置中，也可以是，所述单元构造包含沟槽单元构造，该沟槽单元构造具有：第二凹部，其形成于所述半导体层的所述第一主面的表层部；所述控制电极，其隔着所述第一绝缘膜埋入到所述第二凹部；所述第三区域和所述第二区域，其从所述第一主面朝向所述第二主面依次形成于所述第二凹部的侧面。
在本公开的一实施方式的半导体装置中，也可以是，所述第一凹部和所述第二凹部具有大致相同的深度。
在本公开的一实施方式的半导体装置中，也可以是，所述第一凹部的深度比所述第二凹部的深度小。
在本公开的一实施方式的半导体装置中，也可以是，所述第一凹部以及所述第二凹部均形成为沿第一方向延伸的条纹状。
本公开的一实施方式的半导体装置也可以包含：第二导电型的集电极区，其形成于所述半导体层的所述第二主面的表层部，所述单元构造包含IGBT单元构造，该IGBT单元构造具有：由所述第二区域构成的基区、由所述第三区域构成的发射区、以及由所述控制电极构成的栅极电极。
本公开的一实施方式的半导体装置也可以包含：半导体层，其具有第一主面及其相反侧的第二主面；有源区，其形成于所述半导体层的所述第一主面的表层部，所述有源区具有形成于与所述半导体层相接的第一绝缘膜上的控制电极，并且形成有通过所述控制电极的电压控制来形成电流路径的单元构造；第一电极层，其形成于所述有源区上，并与所述电流路径相连；第二电极层，其在所述有源区的外侧区域形成于所述半导体层的所述第一主面上，并与所述控制电极电连接；第一凹部，其以与所述第二电极层对置的方式形成于所述半导体层的所述第一主面的表层部；第二绝缘膜，其覆盖所述第一凹部；以及辅助电极，其隔着所述第二绝缘膜埋入到所述第一凹部，并与所述第二电极层电连接。
根据该结构，辅助电极隔着第二电极层而与控制电极电连接。辅助电极埋入到第一凹部，因此，与形成为沿着半导体层的第一主面的层状的情况相比，能够增加隔着第二绝缘膜而对置的辅助电极与半导体层之间的静电电容。由此，能够增加第一电极层与第二电极层间的寄生电容。结果，能够提供抗静电击穿特性好的半导体装置。
另外，辅助电极形成于有源区的外侧区域。因此，即使形成有辅助电极，也能够抑制对单元构造带来布局变更等影响，因此，能够维持半导体装置的导通电阻等特性。
在本公开的一实施方式的半导体装置中，也可以是，所述第二绝缘膜具有100nm以上且120nm以下的厚度。
在本公开的一实施方式的半导体装置中，也可以是，所述辅助电极包含：第一部分，其埋入到所述第一凹部；第二部分，其与所述第一部分一体地形成，并形成在所述半导体层的所述第一主面上，所述半导体装置包含：第三绝缘膜，其形成在所述辅助电极的所述第二部分与所述第二电极层之间，并具有用于连接所述辅助电极与所述第二电极层的接触孔；以及导电部件，其在俯视图中避开所述接触孔的区域与所述第二电极层连接。
例如，在第三绝缘膜的表面与接触孔的底面(辅助电极的第二部分的表面)之间产生台阶。由于该台阶，有时第二电极层埋入到接触孔的部分与第二电极层的其他区域相比凹陷。因此，通过在避开接触孔的区域将导电部件与第二电极层连接，能够防止导电部件的连接不良。
在本公开的一实施方式的半导体装置中，也可以是，所述第二电极层包含：焊盘电极层，其连接所述导电部件。
＜本公开的实施方式的详细说明＞
接着，参照附图对本公开的实施方式进行详细说明。此外，在以下的详细说明中，存在多个被赋予了序号名称的构成要素，但该序号与权利要求书所记载的构成要素的序号未必一致。
[第一实施方式]
图1是本公开的第一实施方式的半导体装置1的示意性俯视图。为了清楚，在图1中，用假想线(虚线)表示封装件4，用实线表示其他结构。
半导体装置1包含：引线框2、导电部件3、封装件4以及半导体元件5。
引线框2是形成为板状的金属制的部件。引线框2由俯视矩形状的Cu等薄壁金属板通过冲裁加工、剪切加工、弯曲加工等来形成。因此，引线框2的原材料的主要成分为Cu。此外，引线框2的原材料不限于此。
引线框2可以包含：裸片焊盘部21、第一引线部22、第二引线部23以及第三引线部24。在本实施方式中，第一引线部22、第二引线部23以及第三引线部24可以分别称为栅极引线部、集电极引线部以及发射极引线部。另外，第一引线部22、第二引线部23以及第三引线部24具有从封装件4部分地露出并与半导体装置1的外部电路连接的部分，因此，也可以称为第一端子(栅极端子)、第二端子(集电极端子)以及第三端子(发射极端子)。另外，裸片焊盘部21的一部分也从封装件4露出。
裸片焊盘部21在俯视图中具有四边形状，该四边形状具有沿第一方向X延伸的一对第一边211A、211B、沿与第一方向X交叉的方向(在本实施方式中为正交的方向，第二方向Y)延伸的一对第二边212A、212B。在裸片焊盘部21形成有孔25。孔25从封装件4露出，例如用作将半导体装置1固定于安装基板(未图示)、冷却用壳体(未图示)时的螺纹孔。
第一引线部22、第二引线部23以及第三引线部24与裸片焊盘部21的一个第一边211A相邻地配置。
第一引线部22与裸片焊盘部21分离地形成。第一引线部22也可以包含第一焊盘部221和第一引线222。第一焊盘部221在俯视图中形成为沿着裸片焊盘部21的第一边211A为长边的大致长方形状。第一引线222与第一焊盘部221一体地形成，从第一焊盘部221向与第一焊盘部221的长边方向交叉的方向延伸。
第二引线部23与裸片焊盘部21一体地形成。第二引线部23从裸片焊盘部21向第二方向Y延伸。
第三引线部24与裸片焊盘部21分离地形成。第三引线部24可以包含第三焊盘部241和第三引线242。第三焊盘部241在俯视图中形成为沿着裸片焊盘部21的第一边211A为长边的大致长方形状。第三引线242与第三焊盘部241一体地形成，从第三焊盘部241向与第三焊盘部241的长边方向交叉的方向延伸。
导电部件3是用于将引线框2与半导体元件5连接的部件。在本实施方式中，导电部件3由金属制的导线构成。导电部件3不限于导线，也可以是夹子等。导电部件3例如由包含Au、Cu、Al等的具有导电性的材料构成。导电部件3包含连接第一引线部22和半导体元件5的第一导线31、以及连接第三引线部24和半导体元件5的第二导线32。第一导线31可以与第一引线部22以及半导体元件5多个连接。第二导线32可以与第三引线部24以及半导体元件5多个连接。
封装件4覆盖引线框2、导电部件3以及半导体元件5的一部分，也可以称为密封树脂。封装件4由具有绝缘性的原材料构成。在本实施方式中，封装件4例如由黑色的环氧树脂构成。
半导体元件5配置在引线框2的裸片焊盘部21上，被裸片焊盘部21支承。半导体元件5在俯视图中具有一对第一边51A、51B和一对第二边52A、52B，并具有比裸片焊盘部21小的四边形状。在本实施方式中，半导体元件5以第一边51A、51B与裸片焊盘部21的第一边211A、211B平行，第二边52A、52B与裸片焊盘部21的第二边212A、212B平行的方式配置在裸片焊盘部21上。
图2是图1的半导体装置1的一实施方式中的半导体元件5的示意性平面图。图3是示意性地表示沿着图2的III-III线的截面的图。图4是示意性地表示沿着图2的IV-IV线的截面的图。此外，图3和图4不是以相同的比例尺表示图2的截面的图。
半导体元件5包含：半导体芯片6、绝缘膜7、控制电极8、辅助电极82、层间绝缘膜9、表面电极膜10和集电极电极膜11。
半导体芯片6例如是将单晶的半导体材料形成为芯片状(长方体形状)的构造体。半导体芯片6由Si、SiC等半导体材料形成。半导体芯片6具有第一主面61A及第一主面61A的相反侧的第二主面62B。第一主面61A是形成有功能器件的器件面。第二主面61B是未形成有功能器件的非器件面。在本实施方式中，在第一主面61A形成有IGBT(Insulated GateBipolar Transistor)器件的单元构造。形成于半导体芯片的器件构造并不限定于此，例如可以是MOSFET(Metal Oxide Semiconductor Field Effect Transistor)等。半导体芯片6也可以称为半导体层。
半导体芯片6形成有：第一导电型的第一区域621(n漂移)、第二导电型的第二区域622(IGBT的p基、MOSFET的p体)、第一导电型的第三区域623(IGBT的n发射极、MOSFET的n源极)、第二导电型的第四区域624(p阱)、第二导电型的第五区域625(p+接触)、第二导电型的第六区域626(集电极)、第二导电型的场限制区域628、第一导电型的沟道停止区域629、第一凹部631以及第二凹部632。
第一区域621形成于半导体芯片6的第一主面61A的表层部的整个区域。在本实施方式中，第一区域621可以由外延层形成。第一区域621的n型杂质浓度可以为1.0×1013cm-3以上且1.0×1015cm-3以下。第一区域621也可以称为漂移区。
第二区域622是在第一区域621中形成于第一主面61A的表层部的p型杂质区。第二区域622的p型杂质浓度可以为1.0×1017cm-3以上且1.0×1018cm-3以下。第二区域622也可以称为基区(base region)。多个第二区域622例如可以以条纹状、行列状的平面图案排列。
第三区域623是在各第二区域622中有选择地形成于第一主面61A的表层部的n型区域。在各第二区域622至少形成有1个第三区域623。第三区域623与第二区域622相接，至少一部分从第一主面61A露出。第三区域623的n型杂质浓度比第一区域621的n型杂质浓度高，例如可以为1.0×1018cm-3以上且1.0×1021cm-3以下。第三区域623也可以称为发射区(emitter region)。
第四区域624是在第一区域621中有选择地形成于第一主面61A的表层部的p型杂质区。第四区域624形成于第一主面61A的表层部中的、未形成第三区域623和第五区域625的区域。另外，第四区域624可以与第二区域622物理分离，包围第二区域622。第四区域624形成得比第二区域622深。
第四区域624距第一主面61A的深度D1例如可以为7μm以上且10μm以下。
第四区域624的p型杂质浓度可以为1.0×1016cm-3以上且1.0×1019cm-3以下。
第五区域625是在第二区域622中形成于第一主面61A的表层部的p型杂质区。第五区域625从第一主面61A通过第三区域623到达第二区域622。第五区域625的p型杂质浓度比第二区域622的p型杂质浓度高。第五区域625的p型杂质浓度可以为1.0×1019cm-3以上且1.0×1021cm-3以下。第五区域625也可以称为接触区。
第六区域626是形成于半导体芯片6的第二主面61B的表层部的p型杂质区。第六区域626从半导体芯片6的第二主面61B露出。第六区域626可以形成于半导体芯片6的整个区域。第六区域626可以部分地形成于半导体芯片6。例如，图3和图4的第六区域626的一部分可以由n型区域形成，在该n型区域连接集电极电极膜11。由此，半导体元件5可以是反向导通IGBT(RC-IGBT：Reverse Conducting IGBT)。在本实施方式中，第六区域626可以由半导体基板形成。第六区域626的p型杂质浓度比第二区域622的p型杂质浓度高。第六区域626的p型杂质浓度可以是1.0×1015cm-3以上且1.0×1018cm-3以下。第六区域626也可以称为集电极区。
场限制区域628是在第一区域621中有选择地形成在第一主面61A的表层部的p型杂质区。场限制区域628具有与第四区域624的p型杂质浓度大致相等的p型杂质浓度。场限制区域628具有与第四区域624的深度D1大致相等的深度。
场限制区域628形成为包含多个(在本方式中为4个)场限制区域628A、628B、628C、628D的场限制区域组。场限制区域628A～628D沿着与第四区域624分离的方向隔开间隔地依次形成。场限制区域628A～628D可以与第四区域624物理分离，包围第四区域624。场限制区域628A～628D在俯视图中沿着第四区域624的周缘呈带状延伸。更具体而言，场限制区域628A～628D在俯视图中形成为包围第四区域624的无端状(四边环状)。场限制区域628A～628D也可以称为FLR(Field Limiting Ring)区域。
另外，场限制区域628A～628D可以相互隔开相等间隔地形成，也可以如图4所示，不固定间隔。在图4中，最外侧的场限制区域628D与其紧内侧的场限制区域628C的间隔比其他场限制区域628A～628C的间隔宽。
沟道停止区域629是在第一区域621中有选择地形成在第一主面61A的表层部的n型杂质区。沟道停止区域629的n型杂质浓度比第一区域621的n型杂质浓度高，例如可以为1.0×1018cm-3以上且1.0×1021cm-3以下。
沟道停止区域629可以与场限制区域628物理分离，包围场限制区域628。沟道停止区域629在俯视图中沿着场限制区域628的周边呈带状延伸。更具体而言，沟道停止区域629在俯视图中形成为包围第四区域624的无端状(四边环状)。
也可以将被第四区域624包围的区域称为有源区64，将有源区64的外侧区域称为非有源区65。非有源区65也可以称为外周区。有源区64是形成有通过控制电极8的电压控制而形成电流路径的单元构造66的区域。在有源区64中，形成有包含第二凹部632、控制电极8、第二区域622、第三区域623和第五区域625的单元构造66(沟槽单元构造)。
第一凹部631是形成于第一主面61A的表层部的槽部。第一凹部631形成在半导体芯片6内的形成有第四区域624的区域内。第一凹部631距第一主面61A的深度D2比第四区域624的深度D1浅。即，在半导体芯片6的厚度方向上，第四区域624的一部分6241介于第一凹部631的底部633与第一区域621之间。第一凹部631距第一主面61A的深度D2比第四区域624的深度D1浅，由此，第一凹部631的底部633被第四区域624覆盖，因此，能够抑制电场集中于第一凹部631的底部633。第一凹部631距第一主面61A的深度D2例如可以为6μm以下。在第一凹部631的底部633与第一区域621之间，第四区域624的一部分6241优选具有1μm以上的厚度。可以形成多个第一凹部631。第一凹部631形成为沿第二方向Y延伸的条纹状。
第二凹部632是形成于第一主面61A的表层部的槽部。第二凹部632以规则的平面图案形成，在半导体芯片6划分出单元构造66。可以形成多个第二凹部632。例如，第二凹部632可以形成为沿第二方向Y延伸的条纹状。由此，可以在相邻的第二凹部632之间形成单元构造66(第二区域622)。另外，有源区64可以定义为比条纹状的第二凹部632中的最外侧的第二凹部632靠内侧的区域。在第二凹部632形成为格子状时，可以将比形成格子外周的环状的第二凹部632靠内侧的区域定义为有源区64。另外，第二凹部632也可以称为栅极沟槽。
第二凹部632贯通第二区域622、第三区域623以及第五区域625，到达第一区域621。第二凹部632具有与第一凹部631大致相等的距第一主面61A的深度D3。
绝缘膜7形成在第一主面61A上。绝缘膜7也可以称为栅极绝缘膜。绝缘膜7可以包含第一绝缘膜71和第二绝缘膜72。
第一绝缘膜71形成于有源区64。第一绝缘膜71以覆盖第二凹部632的方式形成。第一绝缘膜71覆盖第一主面61A的一部分、第二凹部632的内壁635以及第二凹部632的底部636。第一绝缘膜71形成有露出第一主面61的开口711。第一绝缘膜71与第二区域622和第三区域623相接。第一绝缘膜71例如是包含SiO2、SiN等的具有绝缘性的材料。第一绝缘膜71具有100nm以上且120nm以下的厚度。
第二绝缘膜72以覆盖第一凹部631的方式形成。第二绝缘膜72覆盖第一主面61A的一部分、第一凹部631的内壁634以及第一凹部631的底部633。第二绝缘膜72与第四区域624相接。第二绝缘膜72例如是包含SiO2、SiN等的具有绝缘性的材料。第二绝缘膜72具有100nm以上且120nm以下的厚度。第一绝缘膜71和第二绝缘膜72一体地形成。
控制电极8收容在第二凹部632中。控制电极8与第一绝缘膜71相接。控制电极8隔着第一绝缘膜71与第二区域622对置。控制电极8通过被施加电压，在第二凹部632的内壁635的第二区域622形成电流路径(沟道)。通过设为这样的构造，与平面构造相比，能够实现微细化以及降低导通电压。控制电极8是包含多晶硅等的具有导电性的材料。控制电极8也可以称为栅极电极或第一栅极电极。
辅助电极82与第二绝缘膜72相接。辅助电极82包含埋入到第一凹部631的第一部分821和与第一部分821一体地形成且形成在第一主面61A上的第二部分822。第一部分821从第二部分822向半导体芯片6的内侧突出。辅助电极82是包含多晶硅等的具有导电性的材料。如后所述，辅助电极82由于辅助第一电极膜101与第二电极膜102间的寄生电容的增加而被定义为辅助电极，但也可以称为第二栅极电极或埋入电极。
层间绝缘膜9形成在第一主面61A上。层间绝缘膜9覆盖绝缘膜7、控制电极8和辅助电极82。层间绝缘膜9是包含SiO2、SiN等的具有绝缘性的材料。
在层间绝缘膜9形成有第一贯通孔91以及第二贯通孔92。第一贯通孔91形成在有源区64上。第一贯通孔91在俯视图中形成为与形成于第一绝缘膜71的开口711重叠。第二贯通孔92形成在辅助电极82上。第二贯通孔92在俯视图中形成为环状。
表面电极膜10包含：第一电极膜101、第二电极膜102、场电极膜103和EQR电极膜104。
第一电极膜101形成于层间绝缘膜9上，隔着设置于层间绝缘膜9的第一贯通孔91与第三区域623以及第五区域625连接。第一电极膜101是输入基准电位的电极，基准电位是晶体管进行动作的基准。第一电极膜101至少形成在有源区64上。第一电极膜101在俯视图中可以是其一部分形成于与第一部分821的端部8211对置的位置。第一电极膜101也可以称为发射极电极。第一电极膜101是包含Al、Cu等材料的具有导电性的材料。第一电极膜101可以包含在这些导电性材料上形成的Ni、Au等镀层。第一电极膜101也可以称为第一电极层。
第一电极膜101包含第一焊盘部1014和第一引出部1012。
第一焊盘部1014形成为岛状，在第一导线连接部1011连接第一导线31的一端。第一焊盘部1014也可以称为发射极焊盘部。
第一引出部1012从第一焊盘部1014引出。第一引出部1012沿着第一焊盘部1014的外周呈带状延伸，形成为包围第一焊盘部1014的无端状(四边环状)。第一引出部1012隔着设置于层间绝缘膜9的第三贯通孔93与第四区域624连接。第一引出部1012与第四区域624的连接位置(第三贯通孔93的位置)可以比第一凹部631靠外侧。第一引出部1012也可以称为发射极围绕部。
第二电极膜102形成于层间绝缘膜9上，隔着设置于层间绝缘膜9的第二贯通孔92与辅助电极82的第二部分822连接。第二电极膜102是输入半导体元件5的控制信号的电极。第二电极膜102在俯视图中覆盖辅助电极82。换言之，在图3所示的剖视图中，第二电极膜102可以跨从沿着第一主面61A方向的一端部1024到另一端部1025的整体，与辅助电极82的第二部分822对置。
第二电极膜102与控制电极8和辅助电极82电连接。根据该结构，能够增加与第二电极膜102连接的绝缘膜7，因此，能够增加第一电极膜101以及第二电极膜102间的寄生电容。结果，能够提供抗静电击穿特性好的半导体装置1。第二电极膜102是包含Al、Cu等材料的具有导电性的材料。第二电极膜102可以包含在这些导电性材料上形成的Ni、Au等镀层。第二电极膜102也可以称为第二电极层。
第二电极膜102包含第二焊盘部1023和第二引出部1022。
第二焊盘部1023形成为岛状，在第二导线连接部1021连接第二导线32的一端。第二导线连接部1021在俯视图中形成于不与第二贯通孔92重叠的位置。即，第二电极膜102(第二焊盘部1023)在俯视图中在避开第二贯通孔92的区域连接第二导线32的一端。例如，在层间绝缘膜9的表面94与第二贯通孔92的底面921(辅助电极82的表面)之间产生台阶。由于该台阶，有时第二电极膜102埋入第二贯通孔92的部分与第二电极膜102的其他区域相比凹陷。因此，第二导线32在避开第二贯通孔92的区域与第二电极膜102连接，由此能够防止第二导线32的连接不良。
第二引出部1022从第二焊盘部1023引出。第二引出部1022沿着第一电极膜101的外周呈带状延伸，并具有包围第一电极膜101且在第一主面61A的一边开放的一对开放端。第二引出部1022可以形成于第一电极膜101与第一引出部1012之间的间隙1013。第二引出部1022是包含Al、Cu等材料的具有导电性的材料。第二引出部1022可以包含在这些导电性材料上形成的Ni、Au等镀层。第二引出部1022也可以称为栅极指状物(gate finger)。
在俯视图中包围第一电极膜101和第二电极膜102地形成场电极膜103。场电极膜103形成为包含多个(在本方式中为4个)场电极膜103A、103B、103C、103D的场电极膜组。在俯视图中沿着与半导体芯片6的中心分离的方向隔开间隔地依次形成场电极膜103A～103D。场电极膜103A～103D为电悬浮状态。在本实施方式中，场电极膜103A～103D形成为包围第一电极膜101以及第二电极膜102的无端状(四边环状)。至少1个场电极膜103也可以形成为有端状。场电极膜103是包含Al、Cu等材料的具有导电性的材料。场电极膜103可以包含在这些导电性材料上形成的Ni、Au等镀层。场电极膜103A～103D分别通过层间绝缘膜9和绝缘膜7与场限制区域628A～628D连接。
EQR(EQui-potential Ring)电极膜104从场电极膜103D向远离半导体芯片6的中心的方向隔开间隔，以沿着场电极膜103的方式呈带状地围绕。在本实施方式中，EQR电极膜104形成为包围场电极膜103的无端状(四边环状)。EQR电极膜104是用于将半导体芯片6的外周保持为固定电位的电极。EQR电极膜104通过层间绝缘膜9和绝缘膜7与沟道停止区域629连接。
在第二主面61B上形成有集电极电极膜11。集电极电极膜11可以形成于第二主面61B的整个区域。集电极电极膜11与第六区域626相接。集电极电极膜11例如是包含Al、Ni、Ag、Au等材料的具有导电性的材料。在集电极电极膜11中，Ni、Au可以是通过镀敷而形成的镀层。
半导体元件5可以具有保护膜12。保护膜12覆盖第一电极膜101、第二电极膜102、场电极膜103以及EQR电极膜104各自的至少一部分。保护膜12形成有使第一电极膜101的一部分露出的第一开口121和使第二电极膜102的一部分露出的第二开口122。第一开口121至少使第一导线连接部1011露出。第二开口122至少使第二导线连接部1021露出。保护膜12由包含聚酰亚胺等的材料构成。
接下来，参照图5～图10，对半导体元件5的制造方法进行说明。图5～图10是按照工序顺序表示半导体装置1的制造工序的一部分的纵剖视图。
在制造半导体元件5时，如图5所示，首先，准备要分割成半导体芯片6的半导体晶圆67。接着，在半导体晶圆67中按照从第二主面62B朝向第一主面61A的顺序形成p型的第六区域626、n型的第一区域621。在第一区域621的第一主面61A侧，有选择地形成p型的第四区域624、p型的场限制区域628和n型的沟道停止区域629。第七区域可以是半导体基板。
接着，如图6所示，例如通过经光致抗蚀剂(未图示)的蚀刻，在第一主面61A中的露出第四区域624的区域形成第一凹部631，在第一主面61A中的露出第一区域621的区域形成第二凹部632。第一凹部631以及第二凹部632在相同的工序中同时形成，因此，第一凹部631以及第二凹部632距第一主面61A的深度为大致相同的深度。
接着，如图7所示，在形成有第二凹部632的区域形成第二区域622、第三区域623以及第五区域625。第五区域625形成于比第二凹部632的底部633靠第一主面61A侧的位置。第二区域622形成于比第五区域625靠第一主面61A侧的位置。第三区域623形成于比第二区域622靠第一主面61A侧的位置，并从第一主面61A露出。
接着，如图8所示，例如通过热氧化，在第一主面61A上以覆盖第一凹部631、第二凹部632的方式形成绝缘膜7。绝缘膜7包含覆盖第一凹部631的第二绝缘膜72和覆盖第二凹部632的第一绝缘膜71。接着，例如通过CVD法在第一绝缘膜71上形成控制电极8，在第二绝缘膜72上形成辅助电极82。
接着，如图9所示，例如通过CVD法，以覆盖控制电极8和辅助电极82的方式在第一主面61A上形成层间绝缘膜9。接着，例如通过经光致抗蚀剂(未图示)的蚀刻，形成使第三区域623和第五区域625露出的第一贯通孔91、使辅助电极82的一部分有选择地露出的第二贯通孔92、以及使第四区域624露出的第三贯通孔93。
接着，如图10所示，例如通过溅射法在层间绝缘膜9上形成表面电极膜10。接下来，通过对表面电极膜10进行图案化，从而分割为第一电极膜101、第二电极膜102、场电极膜103以及EQR电极膜104。第一电极膜101隔着第一贯通孔91与第三区域623以及第五区域625连接，隔着第三贯通孔93与第四区域624连接。第二电极膜102隔着第二贯通孔92与辅助电极82连接。接下来，例如，通过溅射法在第二主面61B上形成集电极电极膜11。
之后，通过将半导体晶圆67分割为各半导体芯片6来制造半导体元件5。
图11是表示半导体装置1的电气构造的电路图。
如图11所示，半导体元件5的电气构造能够通过在现有的IGBT器件的栅极-发射极之间连接了电容器13的电路图来示意性地表示。即，根据半导体元件5的结构，与以往的IGBT器件相比，栅极-发射极间的寄生电容Cge增加。
IGBT器件是栅极电极被绝缘膜绝缘的构造，因此，栅极、集电极、发射极的各端子间具有寄生电容。IGBT器件的抗静电击穿特性与栅极-发射极间的寄生电容Cge以及栅极-集电极间的寄生电容Cgc之和所表示的输入电容Cies＝Cge+Cgc具有相关关系。因此，通过增加栅极-发射极间的寄生电容Cge，能够提供抗静电击穿特性好的半导体器件。
因此，在该半导体元件5中，辅助电极82隔着第二电极膜102与控制电极8电连接。辅助电极82埋入到第一凹部631，因此，与例如仅形成沿着第一主面61A的层状的第二部分822的情况相比，能够使隔着第二绝缘膜72而对置的辅助电极82与第四区域624之间的寄生电容Cge增加。由此，能够使栅极-发射极间的寄生电容Cge整体增加。结果，能够提供抗静电击穿特性好的半导体装置1。
另外，根据半导体元件5的结构，不使集电极-发射极间的寄生电容Cge以及栅极-集电极间的寄生电容Cgc之和所表示的输出电容Coes＝Cce+Cgc增加，因此，在使栅极截止时在输出中流过Coes引起的电流，不会对输出完全截止为止所需的时间即截止时间等特性带来不良影响。
并且，辅助电极82形成于有源区64的外侧的非有源区65。因此，即使形成有辅助电极82，也能够抑制对单元构造66带来布局变更等影响，因此，能够维持半导体装置1的导通电阻等特性。
[第二实施方式]
参照图12，对本公开的第二实施方式的半导体元件5的截面构造进行说明。
在本实施方式中，第一凹部631形成于避开与第二电极膜102连接的第二导线32下方的区域。第一凹部631可以形成多个。根据该结构，能够抑制第二电极膜102的第二导线连接部1021中表面的凹凸，因此，能够将第二导线32良好地键合于第二电极膜102。关于其他结构，与第一实施方式相同，因此，省略说明。
[第三实施方式]
参照图13，对本公开的第三实施方式的半导体元件5的截面构造进行说明。
在本实施方式中，第一凹部631形成为距第一主面61A的深度D2比第二凹部632距第一主面61A的深度D3浅。此时，第一凹部631和第二凹部632可以通过不同的工序形成。根据该结构，能够抑制电场集中于第一凹部631的底部。第一凹部631可以形成多个。关于其他结构，与第一实施方式相同，因此省略说明。
以上，对本公开的一实施方式进行了说明，但本公开也能够以其他方式实施。
例如，可以采用将半导体元件5的各半导体部分的导电型反转的结构。例如，在半导体元件5中，p型的部分可以是n型，n型的部分可以是p型。
此外，可以在权利要求书所记载的事项范围内实施各种设计变更。
本申请对应于在2021年1月12日向日本专利局提交的日本特愿2021-003065号，该申请的全部公开通过引用而并入于此。
符号说明
1：半导体装置
2：引线框
21：裸片焊盘部
22：第一引线部
221：第一焊盘部
222：第一引线
23：第二引线部
24：第三引线部
241：第三焊盘部
242：第三引线
25：孔
3：导电部件
31：第一导线
32：第二导线
4：封装件
5：半导体元件
6：半导体芯片
61A：第一主面
61B：第二主面
621：第一区域
622：第二区域
623：第三区域
624：第四区域
625：第五区域
626：第六区域
628：场限制区域
629：沟道停止区域
631：第一凹部
632：第二凹部
633：底部
634：内壁
635：内壁
636：底壁
64：有源区
65：非有源区
66：单元构造
67：半导体晶圆
7：绝缘膜
71：第一绝缘膜
711：开口
72：第二绝缘膜
8：控制电极
82：辅助电极
821：第一部分
8211：端部
822：第二部分
9：层间绝缘膜
91：第一贯通孔
92：第二贯通孔
921：底面
93：第三贯通孔
94：表面
10：表面电极膜
101：第一电极膜
1011：第一导线连接部
1012：第一引出部
1013：间隙
1014：第一焊盘部
102：第二电极膜
1021：第二导线连接部
1022：第二引出部
1023：第二焊盘部
1024：一端部
1025：另一端部
103：场电极膜
104：EQR电极膜
11：集电极电极膜
12：保护膜
121：第一开口部
122：第二开口部
13：电容器
D1：深度
D2：深度
D3：深度。

Claims (14)

1.一种半导体装置，其特征在于，包含：
半导体层，其具有第一主面及其相反侧的第二主面；
第一导电型的第一区域，其形成于所述半导体层的所述第一主面的表层部；
单元构造，其具有：第二导电型的第二区域，其形成于所述第一区域的表层部；第一导电型的第三区域，其以与所述第二区域相接的方式形成于所述第一区域的表层部；控制电极，其隔着与所述第二区域相邻的第一绝缘膜与所述第二区域对置，并在所述第二区域形成电流路径；
第一电极层，其以覆盖所述单元构造的方式形成于所述半导体层的所述第一主面上，并与所述第三区域电连接；
第二电极层，其与所述第一电极层分离地形成于所述半导体层的所述第一主面上，并与所述控制电极电连接；
第一凹部，其以与所述第二电极层对置的方式形成于所述半导体层的所述第一主面的表层部；
第二绝缘膜，其覆盖所述第一凹部；以及
辅助电极，其隔着所述第二绝缘膜埋入到所述第一凹部，并与所述第二电极层电连接。
2.根据权利要求1所述的半导体装置，其特征在于，
所述半导体装置包含：第二导电型的第四区域，其以与所述第二电极层对置的方式形成于所述第一区域的表层部，
所述第一凹部形成于所述第四区域内。
3.根据权利要求2所述的半导体装置，其特征在于，
在所述半导体层的厚度方向上，所述第四区域的一部分介于所述第一凹部的底部与所述第一区域之间。
4.根据权利要求3所述的半导体装置，其特征在于，
所述第四区域的所述一部分具有1μm以上的厚度。
5.根据权利要求2～4中任一项所述的半导体装置，其特征在于，
所述第四区域距所述第一主面的第一深度为7μm以上且10μm以下，
所述第一凹部距所述第一主面的第二深度为6μm以下。
6.根据权利要求1～5中任一项所述的半导体装置，其特征在于，
所述单元构造包含沟槽单元构造，该沟槽单元构造具有：第二凹部，其形成于所述半导体层的所述第一主面的表层部；所述控制电极，其隔着所述第一绝缘膜埋入到所述第二凹部；所述第三区域和所述第二区域，其从所述第一主面朝向所述第二主面依次形成于所述第二凹部的侧面。
7.根据权利要求6所述的半导体装置，其特征在于，
所述第一凹部和所述第二凹部具有大致相同的深度。
8.根据权利要求6所述的半导体装置，其特征在于，
所述第一凹部的深度比所述第二凹部的深度小。
9.根据权利要求6～8中任一项所述的半导体装置，其特征在于，
所述第一凹部以及所述第二凹部均形成为沿第一方向延伸的条纹状。
10.根据权利要求1～9中任一项所述的半导体装置，其特征在于，
所述半导体装置包含：第二导电型的集电极区，其形成于所述半导体层的所述第二主面的表层部，
所述单元构造包含IGBT单元构造，该IGBT单元构造具有：由所述第二区域构成的基区、由所述第三区域构成的发射区、以及由所述控制电极构成的栅极电极。
11.一种半导体装置，其特征在于，包含：
半导体层，其具有第一主面及其相反侧的第二主面；
有源区，其形成于所述半导体层的所述第一主面的表层部，所述有源区具有形成于与所述半导体层相接的第一绝缘膜上的控制电极，并且形成有通过所述控制电极的电压控制来形成电流路径的单元构造；
第一电极层，其形成于所述有源区上，并与所述电流路径相连；
第二电极层，其在所述有源区的外侧区域形成于所述半导体层的所述第一主面上，并与所述控制电极电连接；
第一凹部，其以与所述第二电极层对置的方式形成于所述半导体层的所述第一主面的表层部；
第二绝缘膜，其覆盖所述第一凹部；以及
辅助电极，其隔着所述第二绝缘膜埋入到所述第一凹部，并与所述第二电极层电连接。
12.根据权利要求1～11中任一项所述的半导体装置，其特征在于，
所述第二绝缘膜具有100nm以上且120nm以下的厚度。
13.根据权利要求1～12中任一项所述的半导体装置，其特征在于，
所述辅助电极包含：第一部分，其埋入到所述第一凹部；第二部分，其与所述第一部分一体地形成，并形成在所述半导体层的所述第一主面上，
所述半导体装置包含：
第三绝缘膜，其形成在所述辅助电极的所述第二部分与所述第二电极层之间，并具有用于连接所述辅助电极与所述第二电极层的接触孔；以及
导电部件，其在俯视图中避开所述接触孔的区域与所述第二电极层连接。
14.根据权利要求13所述的半导体装置，其特征在于，
所述第二电极层包含：焊盘电极层，其连接所述导电部件。
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