DE3780390T2 - Integrierter schaltkreis zur abschirmung von ladungstraegerinjektionen in das substrat, insbesondere bei schaltkreisen mit induktiven und kapazitiven lasten. - Google Patents

Integrierter schaltkreis zur abschirmung von ladungstraegerinjektionen in das substrat, insbesondere bei schaltkreisen mit induktiven und kapazitiven lasten.

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Description

  • Die Erfindung betrifft einen integrierten Schaltkreis zur Abschirmung von Ladungsträgerinjektion in das Substrat, insbesondere in Treiberschaltungen für induktive und kapazitive Lasten.
  • Wie bekannt ist, ist es beim Treiben von induktiven und/ oder kapazitiven Lasten erforderlich, zum Erreichen eines korrekten Verhalten des Systems den in der Last angesammelten Strom zur Masse oder zur Spannungsversorgung zu entladen. Wenn das Treiben der Last mit Hilfe von integrierten Schaltkreisen durchgeführt wird, ist das Substrat des Schaltkreises im allgemeinen an Masse angeschlossen, und der Strom wird durch die Diode entladen, die durch die Verbindung von epitaktischen Kammern, die mit der Last verbunden sind (diese Kammer definiert die Kathode), mit dem Substrat (welches die Anode der Diode definiert) gebildet werden. Um den Rücklauf des Stroms beim Abschalten der lasttreibenden Schaltung zu erlauben, steht diese Diode direkt unter Vorspannung, und die epitaktische Kammer erreicht in bezug auf die Masse eine negative Spannung.
  • Unter diesen Bedingungen injiziert die epitaktische Kammer mit negativer Spannung Strom in das Substrat und verhält sich dabei wie der Emitter eines parasitären NPN-Transistors, und jede andere epitaktische Kammer desselben Schaltkreises, die sich bei höherer Spannung bezüglich des Substrats befindet, sammelt die injizierten Elektronen und verhält sich wie der Kollektor des parasitären Transistors, der das Substrat als Basis und die negative epitaktische Kammer als Emitter hat.
  • Die Ladungsinjektion in epitaktische Kammern, die sich bei hoher Spannung befinden, bringt einige Probleme mit sich und muß deshalb vermieden werden. Sie verursacht tatsächlich insbesondere ein unerwünschter Energieverlust; wenn die epitaktische Kammer, die sich bei hoher Spannung befindet, die Basis eines PNP-Transistors ist, verursacht sie ein Einschalten der lateralen PNPs (unter Einschluß beispielsweise der Treiber); sie verursacht weiter eine Zunahme des Grundstroms der lateralen PNP-Transistoren und verursacht auf diese Weise eine Fehlfunktion des Schaltkreises.
  • Zur Vermeidung der vorstehend beschriebenen Probleme werden derzeit Lösungen eingesetzt, die den Zweck haben, einen Pfad zu erzeugen, der eine kleinere Impedanz als die anderen epitaktischen Kammern des Schaltkreises hat und deshalb den gesamten Strom sammeln, der von der epitaktischen Kammer injiziert wird, die sich bezüglich der Masse bei negativer Spannung befindet. Solche Lösungen haben einen ähnlichen Aufbau, der eine isolierte epitaktische Kammer aufweist, die die gesamte epitaktische Kammer umgibt, die eine negative Spannung bezüglich der Masse annehmen kann. Solche isolierte Kammern weisen in ihrem Inneren eine eingebettete Schicht wie auch eine Senkenschicht auf, die höher dotiert sind als die Epitaxieschicht. Dieser Aufbau ist um der besseren Klarheit willen in Fig. 1 gezeigt und kann mit der Masse oder mit der Versorgung verbunden werden (siehe z. B. H.S. Lee, IBM TD B 22 (7), 2689 (1979)).
  • Obwohl diese Lösungen das Problem teilweise lösen, sind sie jedoch noch unbefriedigend, weil sie nicht in der Lage sind, den Strom zu anderen aktiven Bereichen der Schaltung vollständig zu beseitigen, und sie setzen den Energieverlust nicht herab. Daneben ist insbesondere die Lösung, die die Verbindung mit der Masse enthält, kaum konkurrenzfähig in bezug auf die Hochspannungs-Epitaxialkammern, die gewöhnlich ein besseres Sammeln der Ladungen ergeben, die von den Epitaxialkammern mit negativer Spannung injiziert werden; sie ergeben somit keine vollständig zufriedenstellenden Ergebnisse. Im Gegenteil zeigt die Lösung, bei der der beschriebene Aufbau mit der Versorgung verbunden ist, ein besseres Verhalten in bezug auf das Sammeln des injizierten Stroms, sie ist jedoch nachteilhaft in bezug auf den Energieverlust, weil der Strom des parasitären Transistors zum Punkt der höchsten Spannung hin gesammelt wird.
  • Ein Schaltkreis, der die Isolationshaltespannung erhöht, ist beschrieben in Patent Abstracts of Japan, Band 10, Nr. 343 (E-456) [2399], 19. November 1986 und JP-A-61 147 546, wo eine eingebettete N&supmin;-Schicht zwischen einer eingebetteten N&spplus;- Schicht und einem Substrat des P-Typs gebildet ist.
  • Unter diesen Umständen ist es das Ziel der vorliegenden Erfindung, einen integrierten Schaltkreis zum Abschirmen von Ladungsinjektion in das Substrat zur Verfügung zu stellen, insbesondere für Treiberschaltungen für induktive und/oder kapazitive Lasten, der die Nachteile des Standes der Technik beseitigt.
  • Innerhalb dieses Ziels ist es insbesondere eine Aufgabe der Erfindung, einen integrierten Schaltkreis zur Verfügung zu stellen, der eine hohe Wirksamkeit beim Sammeln des Stroms zeigt, der durch den Bereich injiziert wird, der ein negatives Potential bezüglich der Masse erreicht hat, um so ein Triggern anderer Transistoren des Schaltkreises oder deren Stromzunahme vollständig auszuschließen und so diese Ursache einer Fehlfunktion des Schaltkreises zu beseitigen. Eine andere Aufgabe der Erfindung ist es, einen integrierten Schaltkreis zur Verfügung zu stellen, der den Energieverlust im Schaltkreis vermindert und auf diese Weise die Zuverlässigkeit verbessert und die Anwendungsmöglichkeiten des Schaltkreises verbreitert.
  • Nicht zuletzt ist es eine Aufgabe der Erfindung, einen integrierten Schaltkreis zur Verfügung zu stellen, der einen vom Konzept her einfachen Aufbau hat, welcher bei Verwendung der zur Herstellung von elektronischen integrierten Schaltkreisen augenblicklich in Einsatz befindlichen Verfahren und Maschinen leicht herstellbar ist, so daß er keine wesentliche Komplikation für die Fertigung des gesamten Schaltkreises mit sich bringt und deshalb geringe Herstellungskosten hat.
  • Das beschriebene Ziel und die erwähnten Aufgaben und weitere nachfolgend deutlich werdende werden erreicht mit einem integrierten Schaltkreis zur Abschirmung einer Ladungsträgerinjektion in das Substrat, insbesondere in Treiberschaltungen für induktive und kapazitive Lasten, wie er in den beigefügten Patentansprüchen definiert ist.
  • Die Merkmale und Vorteile der Erfindung werden deutlich aus der Beschreibung einer bevorzugten, jedoch nicht ausschließlichen Ausführungsform, die mit Hilfe des nicht begrenzenden Beispiels in den beigefügten Zeichnungen gezeigt sind; es zeigen:
  • Fig. 1: eine Querschnittsansicht durch einen kleinen Halbleiterwafer, die die Schutzstruktur gemäß dem Stand der Technik erläutert; und
  • Fig. 2: eine Querschnittsansicht durch einen Siliciumwafer, der die erfindungsgemäße integrierte Schaltung beherbergt.
  • Zunächst wird Bezug genommen auf Fig. 1, die den Aufbau bzw. die Struktur der bekannten schützenden Lösungen erläutert. Im einzelnen zeigt Fig. 1 ein Substrat, welches hier Leitfähigkeit des P-Typs hat, wie auch eine Epitaxieschicht 2, welche Leitfähigkeit des N-Typs aufweist. Im Inneren des Substrats 2 sind isolierende Bereiche 5 und 6 vorgesehen, die Leitfähigkeit des P-Typs aufweisen und sich von der Hauptfläche der Schaltung zum Substrat 1 erstrecken und die Epitaxieschicht 2 in mehrere isolierte Kammern oder Röhren unterteilen - wovon die Figur die Kammer 3 zeigt -, die die Schutzeinrichtung aufnehmen, und die Kammer 4, die beispielsweise die Kammer bildet, die mit der Ladung verbunden ist und bei bestimmten Betriebszuständen des zu schützenden Schaltkreises eine niedrigere Spannung als das Substrat erreichen soll. Eine eingebettete Schicht 7 mit N&spplus;-Leitfähigkeit erstreckt sich entlang eines Teiles der Verbindung zwischen dem Substrat und der isolierten epitaktischen Kammer 3. Oberhalb und in Kontakt mit der eingebetteten Schicht 7 ist ein Senkenabschnitt 8 vorgesehen, der N&spplus;-Leitfähigkeit aufweist und sich bis hinauf zur Hauptfläche der Schaltung erstreckt. An dieser Fläche ist im Inneren des Senkenabschnitts ein Bereich 9 vorgesehen, der N&spplus;-Leitfähigkeit aufweist und während der Phase der Emitterdiffusion des zugehörigen Schaltkreises hergestellt wird. Oberhalb der Hauptfläche des Schaltkreises ist eine Oxidschicht 10 abgeschieden, wobei diese Schicht 10 ein über dem Bereich 9 liegendes Durchgangsloch aufweist, um die Bildung eines Kontakts 11 zum Verbinden der Schutzstruktur mit der Masse oder mit der Versorgung zu ermöglichen. Obwohl nicht gezeigt, umgibt die isolierende Struktur, die von der epitaktischen Kammer 3 gebildet wird und die Schichten 7 bis 9 einschließt, vollständig die epitaktische Kammer, deren Potential niedrigerer werden soll als das der Masse.
  • Fig. 2 zeigt statt dessen die Struktur des integrierten Schutzschaltkreises gemäß einer Ausführungsform der Erfindung. In dieser Figur werden das Substrat mit Leitfähigkeit des P-Typs und die Epitaxieschicht mit Leitfähigkeit des N- Typs wieder mit 1 und 2 bezeichnet. Hier bezeichnet außerdem 4 die epitaktische Kammer, die mit der Ladung verbunden ist und von der deshalb beabsichtigt ist, daß sie den Rücklaufstrom der Ladung entlädt und auf diese Weise in bestimmten Betriebsphasen des zu schützenden Schaltkreises eine niedrigere Spannung bezüglich Masse annehmen soll. Diese Kammer 4 wird deshalb nachfolgend als "Untergrundkammer" oder "Rücklaufkammer" bezeichnet. Im vorliegenden Fall ist die epitaktische Untergrundkammer 4 vom Rest des Schaltkreises durch den isolierenden Bereich 17 abgetrennt, der Leitfähigkeit des P-Typs aufweist, und weitere isolierende Bereiche 18, 19 mit Leitfähigkeit des P-Typs definieren weitere isolierte epitaktische Kammern, was durch die Bezugszeichen 15, 16 und 20 angedeutet ist. Es wird nun angenommen, daß die epitaktische Kammer 20 die Komponenten aufnimmt, die zusammen mit der epitaktischen Untergrundkammer 4 die Treiberschaltung bilden. Somit ist bei der vorliegenden Ausführungsform die epitaktische Kammer 20 der Teil des Schaltkreises, der vor den Ladungen geschützt werden sollte, die während der Rücklaufphase der Treiberschaltung von der epitaktischen Untergrundkammer 4 injiziert werden.
  • Wie festzuhalten ist, weist die vorliegende Ausführungsform vier Strukturen auf, die geeignet geformt und so angeordnet sind, daß sie den Ladungsfluß von der epitaktischen Kammer 4 in Richtung auf weitere epitaktische Kammern des Schaltkreises, die sich möglicherweise bei hoher Spannung befinden, vollständig beseitigen.
  • Im einzelnen besteht die erste Schutzstruktur aus dem Bereich 26, der Leitfähigkeit des N&supmin;-Typs aufweist und durch Diffusion vor der Bildung der eingebettenen Schicht 25 gebildet wird, die N&spplus;-Leitfähigkeit aufweist und sich zwischen der epitaktischen Untergrundkammer 4 und dem Substrat 1 erstreckt. Insbesondere hat der Bereich 26, der eine kleinere Dotierung als die eingebettete Schicht 25 aufweist, einen größeren Widerstand und erstreckt sich vollständig um die eingebettete Schicht 25 an deren Seite, die dem zu schützenden Schaltkreis entgegenblickt (d. h. wie vorstehend angedeutet die epitaktische Kammer auf der rechten Seite von Fig. 2). Tatsächlich, auf Grund des größeren Widerstands der Schicht 26 (die einen unteren N-well-Bereich bildet und nachstehend auch als Barrierenbereich definiert wird), eine Abnahme der Wirksamkeit der Ladungsinjektion von der Schicht der epitaktischen Rücklaufkammer 4, die den Emitter des parasitären Transistors NPN bilden kann, der das Substrat 1 als Basis und Bereiche mit Leitfähigkeit des N-Typs und entsprechende Spannung als Kollektor hat.
  • Die zweite Struktur, die die erfindungsgemäße Schutzeinrichtung bildet, wird gebildet durch die eingebettete Schicht 29, welche Leitfähigkeit des N&spplus;-Typs aufweist und sich von der Verbindung zwischen der epitaktischen Rücklaufkammer 4 und dem Substrat 1 erstreckt, und die Senkenschicht 30, die ebenfalls Leitfähigkeit des N&spplus;-Typs aufweist und sich von der eingebetteten Schicht 29 bis zur Hauptoberfläche des Schaltkreises erstreckt. An dieser Oberfläche beherbergt die Senkenschicht 30 einen Bereich 31, der Leitfähigkeit des N&spplus;-Typs aufweist und während des Schritts der Emitterdiffusion beim Herstellen der Treiberschaltung eindiffundiert wird. Wie nachstehend beschrieben werden soll, ist dieser Bereich 31 mit der dritten Struktur elektrisch verbunden. Die durch die Bereiche 29 und 30 gebildete Struktur wirkt als erster Aufnahmekollektor zum Sammeln der Elektronen, die durch die epitaktische Rücklaufkammer 4 zur Masse hin injiziert werden und leistet einen Beitrag zur Absorption der injizierten Ladungen.
  • Die dritte Schutzstruktur des erfindungsgemäßen Schaltkreises ist in einer isolierten epitaktischen Kammer gebildet, die in der Zeichnung mit 15 bezeichnet und von den Bereichen 17 und 18 begrenzt wird. Diese Struktur ist an der Seite der epitaktischen Rücklaufkammer zwischen letzterer und dem zu schützenden Schaltkreis vorgesehen (Kammer 20). Im einzelnen stellt die dritte Struktur eine verlustarme Diode dar, die verwendet wird, um die Basis/Emitter-Spannung des parasitären NPN-Transistors mit seiner direkten Betriebsspannung zu verbinden, und sie wird auch als zweiter Ladungskollektor verwendet. Insbesondere weist diese an sich bekannte Struktur (siehe beispielsweise WO-A-8300776) eine eingebettete Schicht 35 mit Leitfähigkeit des N&spplus;-Typs auf, die sich innerhalb des Bereiches erstreckt, welcher begrenzt wird von den isolierenden Schichten 17 und 18 an der Verbindung zwischen der epitaktischen Kammer 15 und dem Substrat 1. Über der eingebettenen Schicht 35 ist eine implantierte Isolationsschicht 36 mit Leitfähigkeit des P-Typs vorgesehen, die sich neben der eingebetteten Schicht 35 und in Kontakt damit entlang eines Teils ihrer Ausdehnung erstreckt. Über der isolierenden Schicht 36 ist weiterhin eine isolierende Schicht 37 gebildet, die sich innerhalb der epitaktischen Kammer 15 zwischen der Hauptoberfläche des Schaltkreises und der isolierenden Schicht 36 erstreckt. In der Praxis trennt der Bereich 37 - der in der Draufsicht einen isolierenden Ring bildet - einen inneren Teil der epitaktischen Kammer (hier mit 15' bezeichnet) vom Rest der Kammer ab. Der innere Teil 15' der epitaktischen Kammer wiederum beherbergt an der Hauptoberfläche des Schaltkreises eine Schicht 39 mit Leitfähigkeit des N&spplus;-Typs, die zusammen mit der Kammer 15' die Kathode der verlustarmen Diode definiert, deren Anode durch die Bereiche 36, 37 gebildet wird, und die mit Hilfe einer Metallschicht, die in Fig. 2 schematisch mit 49 dargestellt ist, mit dem Bereich 31 und dadurch mit dem ersten Sammelkollektor verbunden werden soll, der durch die Struktur 29-30 definiert ist. Die Diode weist weiterhin eine Senkenschicht 45 mit Leitfähigkeit des N&spplus;-Typs auf, die sich von der Hauptoberfläche des Schaltkreises zur eingebetteten Schicht zur Seite der isolierenden Schicht 36 erstreckt. Innerhalb der Senkenschicht 45 (an der Hauptfläche des Schaltkreises) ist weiterhin der Bereich 46 mit Leitfähigkeit des N&spplus;-Typs vorhanden und mit Hilfe des Kurzschlußkontaktes 50 elektrisch mit den isolierenden Bereichen 37 und 18 verbunden. Dementsprechend ist die Basis/Emitter-Spannung jedes beliebigen parasitären NPN-Transistors auf Grund der Konfiguration der verlustarmen Diode und ihrer Verbindung mit der direkten Übertragungsspannung der verlustarmen Diode verbunden. Auf diese Weise wird deshalb eine übermäßige Zunahme dieser Basis/Emitter-Spannung verhindert, was die Wirksamkeit solcher parasitärer Transistoren verringert - mit einer Verminderung der Ladung, die durch die epitaktische Untergrundkammer 4 injiziert werden. Weiterhin wirkt die Senkenstruktur 45 als zweiter Kollektor zum Sammeln der injizierten Ladungen und verhält dich wie ein Kollektor eines parasitären Transistors, der weiter durch das Substrat 1 als Basis und durch die Rücklaufkammer 4 als Emitter gebildet wird.
  • Die vierte Struktur schließlich, die den erfindungsgemäßen schützenden integrierten Schaltkreis bildet, weist eine Senkenschicht 53 mit Leitfähigkeit des N&spplus;-Typs auf, die sich zwischen der Verbindung erstreckt, die auf der einen Seite durch das Substrat 1 und auf der anderen Seite durch die isolierte epitaktische Kammer 16 gebildet wird, und eine Senkenschicht 54 mit Leitfähigkeit des N&spplus;-Typs, die sich von der Hauptoberfläche des Schaltkreises zur eingebetteten Schicht 53 erstreckt. In diesem Fall ist innerhalb der Senkenschicht 54 auch ein Bereich 55 mit Leitfähigkeit des N&spplus;-Typs vorgesehen, der ebenfalls während des Schrittes der Emitterdiffusion gebildet wird, um die Dicke des Oxids am Ende zu verringern. Tatsächlich ist dieser Bereich 55 mit Hilfe einer angepaßten Metallschicht, die in der Figur schematisch mit 56 bezeichnet wird, mit der Versorgungsspannung VCC verbunden. In der Praxis wirkt diese letzte Struktur als dritter Kollektor zum Sammeln oder Aufnehmen von Ladungen und hat die Funktion, die Restladungen aufzusammeln, die aus der durch die Schichten 29 und 30 gebildeten Struktur und aus der durch die Schichten 35 und 45 gebildeten Struktur entwichen sind.
  • Der Schaltkreis wird vervollständigt von einem Massenkontakt an der Kante des Wafers, der das Gesamtsystem aufnimmt, das von der Treiberschaltung zusammen mit der Schutz- oder Abschirmeinrichtung gebildet wird, wobei sich letztere normalerweise an der Kante des Wafers befindet. Dieser Massenkontakt ist am isolierenden Bereich 58 gebildet und mit der Masse mit Hilfe einer geeigneten Metallschicht verbunden, wie es in Fig. 2 schematisch mit 60 gezeigt ist. Auf diese Weise ist es möglich, den Serienwiderstand der Substratdiode zu verringern, wie auch ihre Wirksamkeit zu Injektion in Richtung auf die Waferkante zu erhöhen.
  • In der Praxis wirken die vier gegenseitig benachbarten Strukturen wie bereits erwähnt so zusammen, daß sie injizierte Ladungen wirksam absorbieren und die Wirksamkeit der Injektion des gebildeten parasitären Transistors verringern. Insbesondere erhält man mit Hilfe der erläuterten Struktur die maximale Wirksamkeit der Schutzeinrichtung, auf Grund dessen das Problem von Ladungen, die durch die Schicht der epitaktischen Rücklaufs in Richtung auf das Substrat injiziert werden, vollständig gelöst wird, weil diese Ladungen von drei benachbarten Strukturen aufgenommen werden, so daß in der Praxis deren Wanderung in Richtung auf die epitaktischen Hochspannungskammern verhindert wird, die dazugehörige Treiberschaltung bilden.
  • Mit Hilfe der erfindungsgemäßen Schutzeinrichtung erhält man weiter eine Verminderung des Energieverlustes auf Grund der Verminderung der Wirksamkeit der gebildeten parasitären Transistoren und der Ansammlung der meisten der injizierten Ladung in Richtung auf die Masse durch Pfade (vorgezeichnete Linien), die nicht in der Nähe der Treiberschaltung verlaufen. Die Schutzwirkung wird daneben vervollständigt durch die vierte mit der Versorgungsspannung verbundene Struktur, die jedoch nicht zu großen Verlusten führt, weil der Strom, der diese Struktur erreicht, dann durch die vorhergehenden Strukturen herabgesetzt wird, die zwischen der Rücklaufkammer und dieser Hochspannungsstruktur angeordnet sind.
  • Die so konzipierte Erfindung ist einer Vielzahl von Modifikationen und Variationen zugänglich, die alle im Bereich des erfinderischen Konzepts liegen.
  • Insbesondere sollte betont werden, daß - obwohl die besten Ergebnisse mit einer Schutzeinrichtung erreicht worden sind, die durch alle vier Strukturen gebildet ist - es jedoch möglich ist, Strukturen in geringerer Anzahl und in beliebiger Kombination vorzusehen. Weiterhin können Gestalt und Abmessungen nach Maßgabe der jeweiligen Anforderungen beliebig sein.

Claims (10)

1. Integrierter Schaltkreis zur Abschirmung einer Ladungsträgerinjektion in das Substrat, insbesondere bei Treiberschaltungen für induktive und kapazitive Lasten, mit einem Substrat (1) mit einer ersten Leitfähigkeitsart, einer das Substrat überdeckenden Epitaxieschicht (2) mit einer zweiten Leitfähigkeitsart, welche eine Hauptflache des Bauelementes bildet, mehreren Abschnitten (58, 17, 18, 19) mit einer ersten Leitfähigkeitsart, die sich quer zur Epitaxieschicht von der Hauptfläche zum Substrat hin erstrecken und in der Epitaxieschicht mindestens eine Schutzstruktur mit einer isolierten epitaktischen Rücklaufkammer (4) und mindestens einer leitungsisolierten epitaktischen Kammer (20) bildet, die integrierte Komponenten aufnimmt, wobei die isolierte epitaktische Rücklaufkammer (4) für den Anschluß einer Last vorgesehen ist und eine Rücklaufdiode zusammen mit dem Substrat bildet, wobei der integrierte Schaltkreis außerdem eine eingebettete Schicht (25) einer zweiten Leitfähigkeitsart und einen Sperrabschnitt (26) einer zweiten Leitfähigkeitsart zwischen der epitaktischen Rücklaufkammer (4) und dem Substrat (1) aufweist, wobei der Sperrabschnitt (26) weniger dotiert als die eingebettete Schicht ist und sich quer zur und in Berührung mit der eingebetteten Schicht (25) mindestens an deren zur leitungsisolierten epitaktischen Kammer (20) gerichteten Seite erstreckt.
2. Integrierter Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die epitaktische Rücklaufkammer (4) eine weitere Schutzstruktur mit einem ersten Ladungssammelabschnitt (29, 30) einer zweiten Leitfähigkeitsart aufnimmt, welcher sich quer zur epitaktischen Rücklaufkammer (4) zwischen der Hauptfläche und dem Substrat (1) erstreckt.
3. Integrierter Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß er außerdem eine weitere Schutzstruktur mit einer zweiten isolierten epitaktischen Kammer (15) aufweist, die zwischen der epitaktischen Rücklaufkammer (4) und der leitungsisolierten epitaktischen Kammer (20) angeordnet ist, wobei die zweite isolierte epitaktische Kammer (15) Abschnitte (36, 37, 15', 39) mit ersten Leitfähigkeitsarten aufnimmt, die eine verlustarme Diode bilden, während ein Anschluß (50) elektrisch mit mindestens einem (18) der mehreren Abschnitte verbunden ist, wobei die verlustarme Diode einen Ladungssammelabschnitt (35, 45) einer zweiten Leitfähigkeitsart aufweist, welcher sich zwischen dem Substrat (1) und der Hauptfläche erstreckt und mit einer der mehreren Abschnitte (18) elektrisch verbunden ist.
4. Integrierter Schaltkreis nach Anspruch 3, dadurch gekennzeichnet, daß die verlustarme Diode mit ihrem anderen Anschluß mit dem ersten Ladungssammelabschnitt (29, 30) verbunden ist.
5. Integrierter Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß er außerdem eine weitere Schutzstruktur mit einer weiteren isolierten epitaktischen Kammer (16) aufweist, die zwischen der epitaktischen Rücklaufkammer (4) und der leitungsisolierten epitaktischen Kammer (20) angeordnet ist, wobei die zusätzliche isolierte epitaktische Kammer (16) einen Ladungssammelabschnitt (53-55) einer zweiten Leitfähigkeitsart aufnimmt, welcher sich quer zur zusätzlichen epitaktischen Kammer (16) zwischen dem Substrat (1) und der Hauptfläche erstreckt, wobei die Sammelkammer an eine Leitungsreferenzspannung (VCC) angeschlossen ist.
6. Integrierter Schaltkreis nach den Ansprüchen 3 und 5, dadurch gekennzeichnet, daß die zusätzliche isolierte epitaktische Kammer (16) gemäß Anspruch 5 zwischen der zweiten isolierten Kammer (15) gemäß Anspruch 3 und der leitungsisolierten epitaktischen Kammer (20) angeordnet ist.
7. Integrierter Schaltkreis nach den Ansprüchen 5 oder 6, dadurch gekennzeichnet, daß die Ladungssammelabschnitte jeweils eine eingebettete Schicht (29, 35, 53) aufweisen, die sich zwischen der zugehörigen epitaktischen Kammer (4, 15, 16) und dem Substrat (1) und einem Senkenabschnitt (30, 45, 54) erstreckt, welcher sich zwischen der eingebetteten Schicht und der Hauptfläche erstreckt, wobei die eingebettete Schicht und der Senkenabschnitt eine größere Dotierungskonzentration als die epitaktischen Kammern besitzen.
8. Integrierter Schaltkreis nach Anspruch 3, dadurch gekennzeichnet, daß die verlustarme Diode eine eingebettete Schicht (35), die sich zwischen dem Substrat (1) und der zweiten epitaktischen Kammer (15) erstreckt und eine zweite Leitfähigkeitsart besitzt, eine Schicht (36) einer ersten Leitfähigkeitsart, die sich innerhalb der zweiten epitaktischen Kammer (15) in Berührung mit der eingebetteten Schicht (35) erstreckt, einen Abschnitt (37) einer ersten Leitfähigkeitsart, welcher sich zwischen der Schicht (36) und der Hauptfläche erstreckt, aufweist, wobei die Schicht (36) und der Abschnitt (37) einen Abschnitt (15') der zweiten epitaktischen Kammer (15) vom übrigen Teil abgrenzt und isoliert und mit dem Abschnitt (15') die Verbindung bildet, die die verlustarme Diode bildet, und der Ladungssammelabschnitt von einer Senkenschicht (45) gebildet wird, welche sich quer zur Schicht (36) und dem Abschnitt (37) zwischen der Hauptfläche und der eingebetteten Schicht (35) erstreckt.
9. Integrierter Schaltkreis nach einem oder mehreren der vorangegangenen Ansprüche dadurch gekennzeichnet, daß einer der mehreren Abschnitte (58), die die epitaktische Rücklaufkammer (4) begrenzen, mit Masse (60) verbunden ist.
10. Integrierter Schaltkreis nach einem oder mehreren der vorangegangenen Ansprüche, dadurch gekennzeichnet, daß die erste Leitfähigkeitsart die P-Art und die zweite Leitfähigkeitsart die N-Art ist.
DE8787113468T 1986-09-25 1987-09-15 Integrierter schaltkreis zur abschirmung von ladungstraegerinjektionen in das substrat, insbesondere bei schaltkreisen mit induktiven und kapazitiven lasten. Expired - Fee Related DE3780390T2 (de)

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Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IT1231894B (it) * 1987-10-15 1992-01-15 Sgs Microelettronica Spa Dispositivo integrato per schermare l'iniezione di cariche nel substrato.
DE3924278A1 (de) * 1988-08-10 1990-02-15 Bosch Gmbh Robert Elektronisches, monolithisch integriertes geraet
US4998160A (en) * 1989-01-23 1991-03-05 Motorola, Inc. Substrate power supply contact for power integrated circuits
DE69131441T2 (de) * 1990-04-13 1999-12-16 Toshiba Kawasaki Kk Methode zur Verhinderung von einer Spannungsschwankung in einem Halbleiterbauelement
DE4133245C2 (de) * 1991-10-08 2001-09-20 Bosch Gmbh Robert Bipolare monolithisch integrierte Schaltung
IT1252623B (it) * 1991-12-05 1995-06-19 Sgs Thomson Microelectronics Dispositivo a semiconduttore comprendente almeno un transistor di potenza e almeno un circuito di comando, con circuito di isolamento dinamico,integrati in maniera monolitica nella stessa piastrina
DE4209523C1 (de) * 1992-03-24 1993-03-11 Siemens Ag, 8000 Muenchen, De
US5243214A (en) * 1992-04-14 1993-09-07 North American Philips Corp. Power integrated circuit with latch-up prevention
JPH0786430A (ja) * 1993-09-14 1995-03-31 Mitsubishi Electric Corp 半導体装置およびその製造方法
US5408122A (en) * 1993-12-01 1995-04-18 Eastman Kodak Company Vertical structure to minimize settling times for solid state light detectors
US5495123A (en) * 1994-10-31 1996-02-27 Sgs-Thomson Microelectronics, Inc. Structure to protect against below ground current injection
EP0725442B1 (de) * 1995-01-31 2002-11-27 STMicroelectronics S.r.l. Monolitische Ausgangsstufe mit Eigenbeschirmung gegen Latch-up-Phänomene
US5610079A (en) * 1995-06-19 1997-03-11 Reliance Electric Industrial Company Self-biased moat for parasitic current suppression in integrated circuits
EP0757389B1 (de) * 1995-07-31 2001-09-26 STMicroelectronics S.r.l. Hochspannungstreiberschaltung für induktive Lasten
US5698877A (en) * 1995-10-31 1997-12-16 Gonzalez; Fernando Charge-pumping to increase electron collection efficiency
US5777352A (en) * 1996-09-19 1998-07-07 Eastman Kodak Company Photodetector structure
US5834826A (en) * 1997-05-08 1998-11-10 Stmicroelectronics, Inc. Protection against adverse parasitic effects in junction-isolated integrated circuits
EP0978143B1 (de) * 1997-10-28 2010-07-14 Nxp B.V. Halbleiterbauelement mit einem halbbrücken-schaltkreis
US6737713B2 (en) * 2001-07-03 2004-05-18 Tripath Technology, Inc. Substrate connection in an integrated power circuit
JP4775684B2 (ja) * 2003-09-29 2011-09-21 オンセミコンダクター・トレーディング・リミテッド 半導体集積回路装置
JP4775682B2 (ja) * 2003-09-29 2011-09-21 オンセミコンダクター・トレーディング・リミテッド 半導体集積回路装置
US8657824B2 (en) * 2003-11-18 2014-02-25 Smith & Nephew, Inc. Universal double offset surgical instrument
US7411271B1 (en) * 2007-01-19 2008-08-12 Episil Technologies Inc. Complementary metal-oxide-semiconductor field effect transistor
US7514754B2 (en) * 2007-01-19 2009-04-07 Episil Technologies Inc. Complementary metal-oxide-semiconductor transistor for avoiding a latch-up problem
US7538396B2 (en) * 2007-01-19 2009-05-26 Episil Technologies Inc. Semiconductor device and complementary metal-oxide-semiconductor field effect transistor

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4202006A (en) * 1978-02-15 1980-05-06 Rca Corporation Semiconductor integrated circuit device
JPS5730359A (en) * 1980-07-30 1982-02-18 Nec Corp Semiconductor device
SE427598B (sv) * 1981-08-25 1983-04-18 Ericsson Telefon Ab L M Halvledardiod avsedd att inga i integrerade kretsar
US4661838A (en) * 1985-10-24 1987-04-28 General Electric Company High voltage semiconductor devices electrically isolated from an integrated circuit substrate
GB2185621B (en) * 1985-10-29 1988-12-14 Plessey Co Plc Protection structures

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EP0261556A1 (de) 1988-03-30

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