JPS6388854A - 集積装置 - Google Patents
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- JPS6388854A JPS6388854A JP62242401A JP24240187A JPS6388854A JP S6388854 A JPS6388854 A JP S6388854A JP 62242401 A JP62242401 A JP 62242401A JP 24240187 A JP24240187 A JP 24240187A JP S6388854 A JPS6388854 A JP S6388854A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
- Y10S257/914—Polysilicon containing oxygen, nitrogen, or carbon, e.g. sipos
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、特に誘導性および容量性負荷のための回路
を駆動する際に、サブストレート内への電荷注入をシー
ルドするための集積装置に関するものである。
を駆動する際に、サブストレート内への電荷注入をシー
ルドするための集積装置に関するものである。
既知のように、誘導性および／または容量性負荷を駆動
する間、システムの正確な作用を達成するために接地に
向かうかまたは電源に向かう負荷において蓄積される電
流を放電する必要がある。
する間、システムの正確な作用を達成するために接地に
向かうかまたは電源に向かう負荷において蓄積される電
流を放電する必要がある。
集積装置により負荷駆動が行なわれると、装置のサブス
トレートは一般に接地にクランプされ、かつ電流が（そ
のポケットがカソードを規定する）負荷および（ダイオ
ードのアノードを規定する）サブストレートに接続され
るエピタキシャルポケットの接合により形成されるダイ
オードを介して放電される。負荷駆動装置をオフに切換
えると電流のフライバックを与えるために、このダイオ
ードは直接にバイアスされ、かつエピタキシャルポケッ
トが接地に関して負の電圧に達する。
トレートは一般に接地にクランプされ、かつ電流が（そ
のポケットがカソードを規定する）負荷および（ダイオ
ードのアノードを規定する）サブストレートに接続され
るエピタキシャルポケットの接合により形成されるダイ
オードを介して放電される。負荷駆動装置をオフに切換
えると電流のフライバックを与えるために、このダイオ
ードは直接にバイアスされ、かつエピタキシャルポケッ
トが接地に関して負の電圧に達する。
この状態では、負の電圧を有するエピタキシャルポケッ
トがサブストレー］・内に電流を注入し、寄生Ｎ Ｐ
Ｎ ｌ−ランジスタのエミッタのように作用し、かつサ
ブストレートに関してより大きい電圧である同じ装置の
あらゆる他のエピタキシャルポケットが、注入された電
子を集め、ベースのためのサブストレート、かつ実際に
はエミッタのための負のエピタキシャルポケットを有す
る寄生トランジスタのコレクタのように作用する。
トがサブストレー］・内に電流を注入し、寄生Ｎ Ｐ
Ｎ ｌ−ランジスタのエミッタのように作用し、かつサ
ブストレートに関してより大きい電圧である同じ装置の
あらゆる他のエピタキシャルポケットが、注入された電
子を集め、ベースのためのサブストレート、かつ実際に
はエミッタのための負のエピタキシャルポケットを有す
る寄生トランジスタのコレクタのように作用する。
高電圧のエピタキシャルポケットの電荷のこの注入には
いくつかの問題が伴ない、かつそれゆえに避けられなけ
ればならない。実際、特にそれは電力の不所望の消散を
生じ、もし高電圧のエピタキシャルポケットがＰＮＰ
）ランジスタのベースであるならば、それは、（たとえ
ば駆動装置を含む）前記ラテラルＰＮＰのスイッチング
オンを生じ、それはさらにラテラルＰＮＰトランジスタ
のベース電流の増加を生じ、こうして装置の誤動作を生
じる。
いくつかの問題が伴ない、かつそれゆえに避けられなけ
ればならない。実際、特にそれは電力の不所望の消散を
生じ、もし高電圧のエピタキシャルポケットがＰＮＰ
）ランジスタのベースであるならば、それは、（たとえ
ば駆動装置を含む）前記ラテラルＰＮＰのスイッチング
オンを生じ、それはさらにラテラルＰＮＰトランジスタ
のベース電流の増加を生じ、こうして装置の誤動作を生
じる。
上記の問題を避けるために、一般に２つの解決法が用い
られ、その両方は回路の他のエピタキシャルポケットよ
りも低いインピーダンスを有し、かつそれゆえに接地に
関して負の電圧であるエピタキシャルポケットにより注
入されるすべての電流を集めるような経路を作る目的を
有する。このような解決法は、接地に関する負の電圧に
達し得るエピタキシャルポケット全体を包囲する絶縁エ
ピタキシャルポケットを含む類似の構造を有する。
られ、その両方は回路の他のエピタキシャルポケットよ
りも低いインピーダンスを有し、かつそれゆえに接地に
関して負の電圧であるエピタキシャルポケットにより注
入されるすべての電流を集めるような経路を作る目的を
有する。このような解決法は、接地に関する負の電圧に
達し得るエピタキシャルポケット全体を包囲する絶縁エ
ピタキシャルポケットを含む類似の構造を有する。
前記絶縁ポケットは、その内部に埋込層およびシンカ（
ｓ ｉ ｎｋｅ ｒ）層を含み、それらはエピタキシャ
ル層以上にドーピングされる。この構造は、第１図にお
いて平明にするために例示され、かつ接地または電源に
接続され得る。
ｓ ｉ ｎｋｅ ｒ）層を含み、それらはエピタキシャ
ル層以上にドーピングされる。この構造は、第１図にお
いて平明にするために例示され、かつ接地または電源に
接続され得る。
これらの解決法は部分的に問題を改良するが、しかしな
がらそれらは回路の他の活性領域に向かう電流を完全に
なくすることが不可能であり、かつ消散された電力を減
じないので、今なお満足のいくものではない。さらに、
特に接地への接続を含む解決法は、負の電圧のエピタキ
シャルポケットにより注入される電荷をよりよく集める
傾向がある高電圧エピタキシャルポケットに関してほと
んど競争的ではなく、こうしてあまり満足のいく結果を
生じない。これに反して、−１−記の構造が電源に接続
される解決法が、注入される電流の収集に関してより優
れた作用を有するが、寄生トランジスタの電流が、最も
高い電圧の点に向けて集められるので、それは電力消散
により不利な点となる。
がらそれらは回路の他の活性領域に向かう電流を完全に
なくすることが不可能であり、かつ消散された電力を減
じないので、今なお満足のいくものではない。さらに、
特に接地への接続を含む解決法は、負の電圧のエピタキ
シャルポケットにより注入される電荷をよりよく集める
傾向がある高電圧エピタキシャルポケットに関してほと
んど競争的ではなく、こうしてあまり満足のいく結果を
生じない。これに反して、−１−記の構造が電源に接続
される解決法が、注入される電流の収集に関してより優
れた作用を有するが、寄生トランジスタの電流が、最も
高い電圧の点に向けて集められるので、それは電力消散
により不利な点となる。
この状態を仮定すると、この発明の狙いは、先行技術の
不利な点をなくする、サブストレート内への電荷注入を
シールドするための、特に誘導性および／または容量性
負荷のための回路を駆動する際の集積装置を提供するこ
とである。
不利な点をなくする、サブストレート内への電荷注入を
シールドするための、特に誘導性および／または容量性
負荷のための回路を駆動する際の集積装置を提供するこ
とである。
この狙いの範囲内では、この発明の特定の目的は、装置
の他のトランジスタのトリガ動作、またはその電流増加
を完全に排除し、こうしてこのように回路誤動作を生じ
ないようにするために、接地に関して負の電圧に達する
領域により注入される電流を集める際にかなり効率の良
い集積装置を提供することである。
の他のトランジスタのトリガ動作、またはその電流増加
を完全に排除し、こうしてこのように回路誤動作を生じ
ないようにするために、接地に関して負の電圧に達する
領域により注入される電流を集める際にかなり効率の良
い集積装置を提供することである。
この発明の他の目的は、回路において消散される電力を
減じ、こうして信頼性を改良しかつ回路の応用を増加さ
せる集積装置を提供することである。
減じ、こうして信頼性を改良しかつ回路の応用を増加さ
せる集積装置を提供することである。
この発明のさらなる目的は、回路全体の製造に実質的複
雑化を伴なわず、かつそれゆえに控え目な製造価格を有
するように、集積電子装置の製造のために一般に用いら
れる方法および機械を用いて容易に製造され１りる概念
的に簡単な構造を有す−１０＝ る集積装置を提供することである。
雑化を伴なわず、かつそれゆえに控え目な製造価格を有
するように、集積電子装置の製造のために一般に用いら
れる方法および機械を用いて容易に製造され１りる概念
的に簡単な構造を有す−１０＝ る集積装置を提供することである。
上記の狙い、上記の目的および以下で明らかになる他の
事柄は、前掲の特許請求の範囲において規定されるよう
に、サブストレート内への電荷注入をシールドするため
の、特に誘導性および容は性負荷のための回路を駆動す
る際の集積装置により達成される。
事柄は、前掲の特許請求の範囲において規定されるよう
に、サブストレート内への電荷注入をシールドするため
の、特に誘導性および容は性負荷のための回路を駆動す
る際の集積装置により達成される。
この発明の特徴および利点は、添付の図面における非制
限的例のみにより例示される好ましいが排他的でない実
施例の説明から明らかになる。
限的例のみにより例示される好ましいが排他的でない実
施例の説明から明らかになる。
まず第１図を参照すると、既知の保護解決法の構造が例
示される。縦紬には、第１図は、ここではＰ型導電形式
を存するサブストレート１、およびここではＮ型導電形
式のエピタキシャル層２を例示する。サブストレート２
の内部には、Ｐ型導電形式を有する絶縁領域５および６
が設けられ、かつ装置の主表面からサブストレート１に
拡がり、かつエピタキシャル層２を複数個の絶縁ポケッ
トまたはタブに分けられ、その図面は保護装置を適応さ
せるポケット３、およびたとえば負荷に接続されかつ保
護されるべき回路の成る動作状態のサブストレートより
低い電圧に達するように意図されているポケットを構成
するポケット４を例示する。Ｎ十導電形式の埋込層７は
、サブストレートと絶縁エピタキシャルポケット３との
間の接合の一部に沿って拡がる。Ｎ＋導電形式を有する
シンカ領域８は埋込層７の上にかつそれに接触して設け
られ、かつ装置の主表面にまで延在する。前記表面では
、シンカ領域の内部にＮ＋導電形式を有する領域９が設
けられ、かつ関連の回路のエミッタ拡散位相の間作られ
る。装置の主表面−にに酸化物層１０が生成され、この
ような層】０は、保護構造を接地または電源に接続する
ためにコンタクト１１を形成するように領域９−Ｌに横
たわる貫通孔をａする。それは例示されていないが、エ
ピタキシャルポケット３により形成されかつ層７ないし
９を含む絶縁構造がエピタキシャルポケットを完全に包
囲し、その電位が接地より低くなる可能性がある。
示される。縦紬には、第１図は、ここではＰ型導電形式
を存するサブストレート１、およびここではＮ型導電形
式のエピタキシャル層２を例示する。サブストレート２
の内部には、Ｐ型導電形式を有する絶縁領域５および６
が設けられ、かつ装置の主表面からサブストレート１に
拡がり、かつエピタキシャル層２を複数個の絶縁ポケッ
トまたはタブに分けられ、その図面は保護装置を適応さ
せるポケット３、およびたとえば負荷に接続されかつ保
護されるべき回路の成る動作状態のサブストレートより
低い電圧に達するように意図されているポケットを構成
するポケット４を例示する。Ｎ十導電形式の埋込層７は
、サブストレートと絶縁エピタキシャルポケット３との
間の接合の一部に沿って拡がる。Ｎ＋導電形式を有する
シンカ領域８は埋込層７の上にかつそれに接触して設け
られ、かつ装置の主表面にまで延在する。前記表面では
、シンカ領域の内部にＮ＋導電形式を有する領域９が設
けられ、かつ関連の回路のエミッタ拡散位相の間作られ
る。装置の主表面−にに酸化物層１０が生成され、この
ような層】０は、保護構造を接地または電源に接続する
ためにコンタクト１１を形成するように領域９−Ｌに横
たわる貫通孔をａする。それは例示されていないが、エ
ピタキシャルポケット３により形成されかつ層７ないし
９を含む絶縁構造がエピタキシャルポケットを完全に包
囲し、その電位が接地より低くなる可能性がある。
代わりに第２図は、この発明による集積保護袋置の構造
を例示する。この図面では、Ｐ型導電形式を有するサブ
ストレートおよびＮ型導電形式を有するエピタキシャル
層が再度、それぞれ１および２で示される。ここでもま
た、４は、負荷に接続され、かつそれゆえに負荷のフラ
イバック電流を放電し、かつこうして保護されるべき回
路の成る動作位相の接地に関してより低い電圧に達する
ように意図されているエピタキシャルポケットを示す。
を例示する。この図面では、Ｐ型導電形式を有するサブ
ストレートおよびＮ型導電形式を有するエピタキシャル
層が再度、それぞれ１および２で示される。ここでもま
た、４は、負荷に接続され、かつそれゆえに負荷のフラ
イバック電流を放電し、かつこうして保護されるべき回
路の成る動作位相の接地に関してより低い電圧に達する
ように意図されているエピタキシャルポケットを示す。
このように今から、このポケット４もまた“隠れたポケ
ット”または“フライバックポケット“して示される。
ット”または“フライバックポケット“して示される。
この場合、隠れたエピタキシャルポケット４はＰ型導電
形式を有する絶縁領域１７により回路の残余のものから
分けられ、またＰ型導電形式を有するさらなる絶縁領域
１８．１９が、参照数字１５．１６および２０で示され
たさらなる絶縁エピタキシャルポケットを規定する。
形式を有する絶縁領域１７により回路の残余のものから
分けられ、またＰ型導電形式を有するさらなる絶縁領域
１８．１９が、参照数字１５．１６および２０で示され
たさらなる絶縁エピタキシャルポケットを規定する。
エピタキシャルポケット２０が、隠れたエピタキシャル
ポケット４とともに駆動回路を形成する構成要素を適応
させると仮定しよう。こうしてこの実施例では、エピタ
キシャルポケット２０は、駆動回路のフライバック動作
の間、隠れたエピタキシャルポケット４により注入され
る電荷からシールドされるべき回路の一部である。
ポケット４とともに駆動回路を形成する構成要素を適応
させると仮定しよう。こうしてこの実施例では、エピタ
キシャルポケット２０は、駆動回路のフライバック動作
の間、隠れたエピタキシャルポケット４により注入され
る電荷からシールドされるべき回路の一部である。
注目され得るように、この実施例は、おそらく高電圧で
、エピタキシャルポケット４から装置のさらなるエピタ
キシャルポケットに向かう電荷の流れを完全になくする
ように適当に形成されかつ配置された４つの構造を含む
。
、エピタキシャルポケット４から装置のさらなるエピタ
キシャルポケットに向かう電荷の流れを完全になくする
ように適当に形成されかつ配置された４つの構造を含む
。
詳細には、第１の保護構造は、Ｎ十導電形式を有する埋
込層２５を形成し、かつ隠れたエピタキシャルポケット
４とサブストレート１との間に延在する前に拡散により
形成されたＮ−型導電形式を有する領域２６からなる。
込層２５を形成し、かつ隠れたエピタキシャルポケット
４とサブストレート１との間に延在する前に拡散により
形成されたＮ−型導電形式を有する領域２６からなる。
特に、埋込層２５より小さいドーピングレベルを有する
領域２６はより大きい抵抗率を有し、かつシールドされ
るべき回路（すなわち上記のように、第２図の右側のエ
ピタキシャルポケット４）に面するその側面上の埋込層
２５の一面に延在する。実際に、（底部Ｎウェル領域を
構成し、かつ以下でもまた障壁領域として規定される）
層２６のより大きい抵抗率により、エピタキシャルフラ
イバックポケット４の層からの電荷注入効率は減少し、
それはベースとしてサブストレート１を、かつコレクタ
として適当な電圧を有するＮ型導電形式の領域を有する
寄生トランジスタＮＰＮのエミッタを形成し得る。
領域２６はより大きい抵抗率を有し、かつシールドされ
るべき回路（すなわち上記のように、第２図の右側のエ
ピタキシャルポケット４）に面するその側面上の埋込層
２５の一面に延在する。実際に、（底部Ｎウェル領域を
構成し、かつ以下でもまた障壁領域として規定される）
層２６のより大きい抵抗率により、エピタキシャルフラ
イバックポケット４の層からの電荷注入効率は減少し、
それはベースとしてサブストレート１を、かつコレクタ
として適当な電圧を有するＮ型導電形式の領域を有する
寄生トランジスタＮＰＮのエミッタを形成し得る。
この発明による保護装置を構成する第２の構造は、エピ
タキシャルフライバックポケット４とサブストレート１
との間の接合上に延在するＮ＋型導電形式を有する埋込
層２９により、かつまたＮ１型導電形式を有しかつ埋込
層２９から装置の主表面まで延在するシンカ層３０によ
り形成される。
タキシャルフライバックポケット４とサブストレート１
との間の接合上に延在するＮ＋型導電形式を有する埋込
層２９により、かつまたＮ１型導電形式を有しかつ埋込
層２９から装置の主表面まで延在するシンカ層３０によ
り形成される。
前記表面では、シンカ層３０が、駆動回路を製造するた
めのエミッタ拡散段階の間拡散されるＮ＋型導電形式を
有する領域３１を適応させる。以下のように前記領域３
１は、第３の構造に電気的に接続される。領域２９およ
び３０により形成される構造は、エピタキシャルフライ
バックポケット４により注入される電子を接地に向けて
集めるために第１のピックアップコレクタとして作用し
、注入された電荷の吸収に寄与する。
めのエミッタ拡散段階の間拡散されるＮ＋型導電形式を
有する領域３１を適応させる。以下のように前記領域３
１は、第３の構造に電気的に接続される。領域２９およ
び３０により形成される構造は、エピタキシャルフライ
バックポケット４により注入される電子を接地に向けて
集めるために第１のピックアップコレクタとして作用し
、注入された電荷の吸収に寄与する。
この発明による装置の第３の保護構造は、図面において
１５で示されかつ領域１７および１８により範囲を定め
られた絶縁エピタキシャルポケットにおいて形成される
。前記構造は、エピタキシャルフライバックポケットと
、シールドされるべき回路（ポケット２０）との間の、
エピタキシャルフライバックポケット側に設けられる。
１５で示されかつ領域１７および１８により範囲を定め
られた絶縁エピタキシャルポケットにおいて形成される
。前記構造は、エピタキシャルフライバックポケットと
、シールドされるべき回路（ポケット２０）との間の、
エピタキシャルフライバックポケット側に設けられる。
詳細には、第３の構造は、ＮＰＮ寄生トランジスタのベ
ースエミッタ電圧をその直接動作電圧にクランプするの
に用いられる低損失ダイオードを構成し、かつまた第２
の電荷コレクタとして用いられる。
ースエミッタ電圧をその直接動作電圧にクランプするの
に用いられる低損失ダイオードを構成し、かつまた第２
の電荷コレクタとして用いられる。
特に、本来既知の前記構造は、エピタキシャルポケット
１５とサブストレート１との間の接合上の絶縁層１７お
よび１８により範囲を定められた領域の内部に延在する
Ｎ＋型導電形式を有する埋込層３５を含む。Ｐ型導電形
式を存する注入された絶縁層３６が埋込層３５」二に設
けられ、埋込層３５に隣接しかつその延在部の一部に沿
ってそれとともに接触して延在する。絶縁層３６上に絶
縁層３７がさらに形成され、かつ装置の主表面と絶縁−
１６＝ 層３６との間のエピタキシャルポケット１５の内部に延
在する。実際には平面図で絶縁リングを形成する領域３
７は、ここで１５′で示されたエピタキシャルポケット
１５の内部部分をポケットの残余のものから分割する。
１５とサブストレート１との間の接合上の絶縁層１７お
よび１８により範囲を定められた領域の内部に延在する
Ｎ＋型導電形式を有する埋込層３５を含む。Ｐ型導電形
式を存する注入された絶縁層３６が埋込層３５」二に設
けられ、埋込層３５に隣接しかつその延在部の一部に沿
ってそれとともに接触して延在する。絶縁層３６上に絶
縁層３７がさらに形成され、かつ装置の主表面と絶縁−
１６＝ 層３６との間のエピタキシャルポケット１５の内部に延
在する。実際には平面図で絶縁リングを形成する領域３
７は、ここで１５′で示されたエピタキシャルポケット
１５の内部部分をポケットの残余のものから分割する。
順に、エピタキシャルポケットの内部部分１５′が、装
置の主表面においてＮ＋型導電形式を有する層３９を適
応させ、それはポケット１５′とともにそのアノードが
領域３６．３７により形成された低損失ダイオードのカ
ソードを規定し、かつ第２図において４９で略図的に例
示された金属層により領域３１に、かつそれによって構
造２９ないし３０により規定された第１の収集コレクタ
に接続されるように意図されている。ダイオードは、装
置の主表面から、絶縁層３６の側面に至る埋込層３５に
延在するＮ１型導電形式を有するシンカ層４５をさらに
含む。
置の主表面においてＮ＋型導電形式を有する層３９を適
応させ、それはポケット１５′とともにそのアノードが
領域３６．３７により形成された低損失ダイオードのカ
ソードを規定し、かつ第２図において４９で略図的に例
示された金属層により領域３１に、かつそれによって構
造２９ないし３０により規定された第１の収集コレクタ
に接続されるように意図されている。ダイオードは、装
置の主表面から、絶縁層３６の側面に至る埋込層３５に
延在するＮ１型導電形式を有するシンカ層４５をさらに
含む。
シンカ層４５の内部では、装置の主表面」二にＮ＋型導
電形式を有する領域４６がさらに存在し、かつ短絡コン
タクト５０により絶縁領域３７および１８に電気的に接
続される。したがって、低損失ダイオードの形状および
その接続により、任意の寄生ＮＰＮ ）ランジスタのペ
ースエミッタ電圧が低損失ダイオードの直接導通電圧に
クランプされる。それゆえにこの態様では、前記ペース
エミッタ電圧の過度の増加が妨げられ、それゆえにこの
ような寄生トランジスタの効率を減じ、隠れたエピタキ
シャルポケット４により注入される電荷が減じられる。
電形式を有する領域４６がさらに存在し、かつ短絡コン
タクト５０により絶縁領域３７および１８に電気的に接
続される。したがって、低損失ダイオードの形状および
その接続により、任意の寄生ＮＰＮ ）ランジスタのペ
ースエミッタ電圧が低損失ダイオードの直接導通電圧に
クランプされる。それゆえにこの態様では、前記ペース
エミッタ電圧の過度の増加が妨げられ、それゆえにこの
ような寄生トランジスタの効率を減じ、隠れたエピタキ
シャルポケット４により注入される電荷が減じられる。
さらに、シンカ構造４５は注入された電荷を集めるため
の第２のコレクタとして作用し、またベースとしてサブ
ストレート１により、かつエミッタとしてフライバック
ポケット４により形成される寄生トランジスタのコレク
タのように動作する。
の第２のコレクタとして作用し、またベースとしてサブ
ストレート１により、かつエミッタとしてフライバック
ポケット４により形成される寄生トランジスタのコレク
タのように動作する。
最終的に、この発明によるシールド集積装置を構成する
第４の構造は、サブストレート１により一方の側に、か
つ絶縁エピタキシャルポケット１６により他方の側に形
成される接合間に延在するＮ＋型導電形式の埋込層５３
と、装置の主表面から埋込層５３に延在するＮ＋型導電
形式のシンカ層５４とを含む。またこの場合、シンカ層
５４の内部に、Ｎ＋型導電形式を有する領域５５が設け
られ、またそれは端子における酸化物の厚さを減じるよ
うにエミッタ拡散段階の間形成される。実際、前記領域
５５は、図面において５６で略図的に示される適合され
た金属層により電源電圧ＶＣ６に接続される。実際、こ
の最後の構造は電荷を集めるかまたはピックアップする
ための第３のコレクタとして作用し、かつ層２つおよび
３０により形成された構造ならびに層３５および４５に
より形成された構造を免れた残余の電荷を集める機能を
有する。
第４の構造は、サブストレート１により一方の側に、か
つ絶縁エピタキシャルポケット１６により他方の側に形
成される接合間に延在するＮ＋型導電形式の埋込層５３
と、装置の主表面から埋込層５３に延在するＮ＋型導電
形式のシンカ層５４とを含む。またこの場合、シンカ層
５４の内部に、Ｎ＋型導電形式を有する領域５５が設け
られ、またそれは端子における酸化物の厚さを減じるよ
うにエミッタ拡散段階の間形成される。実際、前記領域
５５は、図面において５６で略図的に示される適合され
た金属層により電源電圧ＶＣ６に接続される。実際、こ
の最後の構造は電荷を集めるかまたはピックアップする
ための第３のコレクタとして作用し、かつ層２つおよび
３０により形成された構造ならびに層３５および４５に
より形成された構造を免れた残余の電荷を集める機能を
有する。
回路は、駆動回路に保護またはシールド装置を加えたも
のにより形成される完全なシステムを適応させるウェハ
の端縁において接地コンタクトにより完成され、これは
通常、ウェハの端縁に設けられる。前記接地コンタクト
は絶縁領域５８」二に形成され、かつ第２図において６
０で略図的に示された適当な金属層により接地に接続さ
れる。この態様では、その注入効率をウェハの端縁に向
けて増加するようにサブストレートダイオードの直列抵
抗を減じることが可能である。
のにより形成される完全なシステムを適応させるウェハ
の端縁において接地コンタクトにより完成され、これは
通常、ウェハの端縁に設けられる。前記接地コンタクト
は絶縁領域５８」二に形成され、かつ第２図において６
０で略図的に示された適当な金属層により接地に接続さ
れる。この態様では、その注入効率をウェハの端縁に向
けて増加するようにサブストレートダイオードの直列抵
抗を減じることが可能である。
実際前記のように、４個の相互に隣接する構造は、注入
された電荷を効果的に吸収し、かつ形を成す寄生トラン
ジスタの注入効率を減じるように協働する。特に、例示
された構造によりシールド装置の最大効率が得られ、そ
れによりエピタキシャルフライバック層によりサブスト
レートに向けて注入される電荷の問題が完全に解決され
る、なぜなら前記電荷は、実際に関連の駆動回路を形成
する高電圧エピタキシャルポケットに向かってその移動
を妨げるように３個の隣接する構造により“ピックアッ
プされる“からである。
された電荷を効果的に吸収し、かつ形を成す寄生トラン
ジスタの注入効率を減じるように協働する。特に、例示
された構造によりシールド装置の最大効率が得られ、そ
れによりエピタキシャルフライバック層によりサブスト
レートに向けて注入される電荷の問題が完全に解決され
る、なぜなら前記電荷は、実際に関連の駆動回路を形成
する高電圧エピタキシャルポケットに向かってその移動
を妨げるように３個の隣接する構造により“ピックアッ
プされる“からである。
この発明による保護装置により、形成された寄生トラン
ジスタの効率の減少により、かつ駆動回路には近接して
通過しない経路（罫線）を介する接地に向かう注入され
た電荷の大部分の収集により、消散された電力がさらに
減少される。シールド効果はさらに、電源電圧に接続さ
れた第４の構造により完成され、しかしながらそれは、
前記構造に達する電流のレベルが、フライバックポケツ
ー ２〇 − トとこの高電圧構造との間に配置された先行の構造によ
りそのときまでに減じられるのであまり消散しない。
ジスタの効率の減少により、かつ駆動回路には近接して
通過しない経路（罫線）を介する接地に向かう注入され
た電荷の大部分の収集により、消散された電力がさらに
減少される。シールド効果はさらに、電源電圧に接続さ
れた第４の構造により完成され、しかしながらそれは、
前記構造に達する電流のレベルが、フライバックポケツ
ー ２〇 − トとこの高電圧構造との間に配置された先行の構造によ
りそのときまでに減じられるのであまり消散しない。
このように考えられるこの発明は、そのすべてが発明の
概念の範囲内にある多くの修正および変更が可能である
。
概念の範囲内にある多くの修正および変更が可能である
。
特に、すべての４個の構造により形成される保護装置を
用いて最良の結果が達成されるが、しかしながら、より
少数の構造およびいかなる組合わせも提供することが可
能であることが強調されるべきである。さらに、形状お
よび寸法は、必要条件により任意のものであってもよい
。
用いて最良の結果が達成されるが、しかしながら、より
少数の構造およびいかなる組合わせも提供することが可
能であることが強調されるべきである。さらに、形状お
よび寸法は、必要条件により任意のものであってもよい
。
第１図は、先行技術による保護構造を例示する、小さい
半導体ウェハを介する横方向断面図である。 第２図は、この発明による集積装置を適応させるシリコ
ンウェハを介する横方向断面図である。 図において、１はサブストレート、２はエピタキシャル
層、４および２０はポケット、１．７，１８．１９およ
び５８は絶縁領域、２５は埋込層、２６は障壁領域であ
る。
半導体ウェハを介する横方向断面図である。 第２図は、この発明による集積装置を適応させるシリコ
ンウェハを介する横方向断面図である。 図において、１はサブストレート、２はエピタキシャル
層、４および２０はポケット、１．７，１８．１９およ
び５８は絶縁領域、２５は埋込層、２６は障壁領域であ
る。
Claims (10)
- （１）特に誘導性および容量性負荷のための回路を駆動
する際に、サブストレート内への電荷注入をシールドす
るための集積装置であって、第１の導電形式を有するサ
ブストレート（１）と、前記第１の導電形式と実質的に
反対の第２の導電形式を有しかつ装置の主表面を規定す
る、前記サブストレート上に重畳されたエピタキシャル
層（２）と、前記主表面から前記サブストレートまで前
記エピタキシャル層に横切って延在し、かつ集積される
構成要素を適応させる少なくとも１個の絶縁エピタキシ
ャルフライバックポケット（４）と、少なくとも１個の
回路絶縁エピタキシャルポケット（２０）とを前記エピ
タキシャル層に形成する、実質的に前記第１の導電形式
を有する複数個の絶縁領域（５８、１７、１８、１９）
とを含み、前記絶縁エピタキシャルフライバックポケッ
ト（４）は負荷への接続のために意図されかつ前記サブ
ストレートとともにフライバックダイオードを形成し、
前記エピタキシャルフライバックポケット（４）と前記
サブストレート（１）との間で前記集積装置が、実質的
に前記第２の導電形式の埋込層（２５）と、実質的に前
記第２の導電形式の障壁領域（２６）とをさらに含むこ
とを特徴とし、前記障壁領域（２６）が前記埋込層ほど
ドーピングされず、かつ少なくとも前記回路絶縁エピタ
キシャルポケット（２０）に面するその側面上の前記埋
込層（２５）に対して横方向に、かつそれに接触して延
在する、集積装置。 - （２）前記エピタキシャルフライバックポケット（４）
が、前記主表面と前記サブストレート（１）との間の前
記エピタキシャルフライバックポケット（４）に横切っ
て延在する、実質的に前記第２の導電形式の第１の電荷
収集領域（２９、３０）を適応させることを特徴とする
、特許請求の範囲第１項に記載の集積装置。 - （３）前記エピタキシャルフライバックポケット（４）
と前記回路絶縁エピタキシャルポケット（２０）との間
に配置された第２の絶縁エピタキシャルポケット（１５
）をさらに含むことを特徴とし、前記第２の絶縁エピタ
キシャルポケット（１５）が、一方の端子が前記絶縁領
域の少なくとも１個（１８）に電気的に接続される（５
０）低損失ダイオードを規定する、逆導電形式を有する
領域（３６、３７、１５′、３９）を適応させ、前記低
損失ダイオードが、前記サブストレート（１）と前記主
表面との間に延在し、かつ前記絶縁領域（１８）に電気
的に接続される、実質的に前記第２の導電形式の電荷収
集領域（３５、４５）を含む、特許請求の範囲第１項に
記載の集積装置。 - （４）前記低損失ダイオードの他方の端子が前記第１の
電荷収集領域（２９、３０）に接続されることを特徴と
する、特許請求の範囲第１項ないし第３項のいずれかに
記載の集積装置。 - （５）前記フライバックエピタキシャルポケット（４）
と前記回路絶縁エピタキシャルポケット（２０）との間
に配置されたさらなる絶縁エピタキシャルポケット（１
６）をさらに含むことを特徴とし、前記さらなる絶縁エ
ピタキシャルポケット（１６）が、前記サブストレート
（１）と前記主表面との間の前記さらなるエピタキシャ
ルポケット（１６）に横切って延在する、実質的に前記
第２の導電形式の電荷収集領域（５３ないし５５）を適
応させ、前記収集領域が回路基準電圧（Ｖｃｃ）に接続
される、特許請求の範囲第１項に記載の集積装置。 - （６）前記さらなる絶縁エピタキシャルポケット（１６
）が、前記第２の絶縁ポケット（１５）と前記回路絶縁
エピタキシャルポケット（２０）との間に配置されるこ
とを特徴とする、特許請求の範囲第３項または第５項に
記載の集積装置。 - （７）前記電荷収集領域は各々、関連のエピタキシャル
ポケット（４、１５、１６）とサブストレート（１）と
の間に延在する埋込層（２９、３５、５３）と、前記埋
込層と前記主表面との間に延在するシンカ領域（３０、
４５、５４）とを含むことを特徴とし、前記埋込層およ
び前記シンカ領域が前記エピタキシャルポケットより大
きいドーピングを有する、特許請求の範囲第１項ないし
第６項のいずれかに記載の集積装置。 - （８）前記低損失ダイオードが、前記サブストレート（
１）と前記第２のエピタキシャルポケット（１５）との
間に延在し、かつ実質的に前記第２の導電形式を有する
埋込層（３５）と、前記埋込層（３５）と接触して前記
第２のエピタキシャルポケット（１５）において延在す
る、実質的に前記第１の導電形式の絶縁層（３６）と、
前記絶縁層（３６）と前記主表面との間に延在する、実
質的に前記第１の導電形式の絶縁領域（３７）とを含む
ことを特徴とし、前記絶縁層（３６）および前記絶縁領
域（３７）は、残余の部分から前記第２のエピタキシャ
ルポケット（１５）の部分（１５′）の範囲を定めかつ
絶縁し、かつ前記低損失ダイオードを規定する接合を前
記部分（１５′）とともに形成し、かつ前記収集領域は
、それが、前記主表面と前記埋込層（３５）との間の前
記絶縁層（３６）および前記絶縁領域（３７）に対して
横方向に延在するシンカ層（４５）により形成される、
特許請求の範囲第３項に記載の集積装置。 - （９）前記エピタキシャルフライバックポケット（４）
の範囲を定める絶縁領域（５８）が接地（６０）に接続
されることを特徴とする、特許請求の範囲第１項ないし
第８項のいずれかに記載の集積装置。 - （１０）前記第１の導電形式がＰ型であり、かつ前記第
２の導電形式がＮ型であることを特徴とする、特許請求
の範囲第１項ないし第９項のいずれかに記載の集積装置
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT21817/86A IT1197279B (it) | 1986-09-25 | 1986-09-25 | Dispositivo integrato per schermare l'iniezione di cariche nel substrato, in particolare in circuiti di pilotaggio di carichi induttivi e/o capacitivi |
| IT21817A/86 | 1986-09-25 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6388854A true JPS6388854A (ja) | 1988-04-19 |
| JP2525208B2 JP2525208B2 (ja) | 1996-08-14 |
Family
ID=11187276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62242401A Expired - Fee Related JP2525208B2 (ja) | 1986-09-25 | 1987-09-25 | 集積装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4890149A (ja) |
| EP (1) | EP0261556B1 (ja) |
| JP (1) | JP2525208B2 (ja) |
| DE (1) | DE3780390T2 (ja) |
| IT (1) | IT1197279B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005109052A (ja) * | 2003-09-29 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| JP2005109050A (ja) * | 2003-09-29 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1231894B (it) * | 1987-10-15 | 1992-01-15 | Sgs Microelettronica Spa | Dispositivo integrato per schermare l'iniezione di cariche nel substrato. |
| DE3924278A1 (de) * | 1988-08-10 | 1990-02-15 | Bosch Gmbh Robert | Elektronisches, monolithisch integriertes geraet |
| US4998160A (en) * | 1989-01-23 | 1991-03-05 | Motorola, Inc. | Substrate power supply contact for power integrated circuits |
| WO1991016728A1 (en) * | 1990-04-13 | 1991-10-31 | Kabushiki Kaisha Toshiba | Substrate structure of a semiconductor device |
| DE4133245C2 (de) * | 1991-10-08 | 2001-09-20 | Bosch Gmbh Robert | Bipolare monolithisch integrierte Schaltung |
| IT1252623B (it) * | 1991-12-05 | 1995-06-19 | Sgs Thomson Microelectronics | Dispositivo a semiconduttore comprendente almeno un transistor di potenza e almeno un circuito di comando, con circuito di isolamento dinamico,integrati in maniera monolitica nella stessa piastrina |
| DE4209523C1 (ja) * | 1992-03-24 | 1993-03-11 | Siemens Ag, 8000 Muenchen, De | |
| US5243214A (en) * | 1992-04-14 | 1993-09-07 | North American Philips Corp. | Power integrated circuit with latch-up prevention |
| JPH0786430A (ja) * | 1993-09-14 | 1995-03-31 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5408122A (en) * | 1993-12-01 | 1995-04-18 | Eastman Kodak Company | Vertical structure to minimize settling times for solid state light detectors |
| US5495123A (en) * | 1994-10-31 | 1996-02-27 | Sgs-Thomson Microelectronics, Inc. | Structure to protect against below ground current injection |
| DE69528958T2 (de) * | 1995-01-31 | 2003-09-11 | St Microelectronics Srl | Monolitische Ausgangsstufe mit Eigenbeschirmung gegen Latch-up-Phänomene |
| US5610079A (en) * | 1995-06-19 | 1997-03-11 | Reliance Electric Industrial Company | Self-biased moat for parasitic current suppression in integrated circuits |
| EP0757389B1 (en) * | 1995-07-31 | 2001-09-26 | STMicroelectronics S.r.l. | High voltage driver circuit for inductive loads |
| US5698877A (en) * | 1995-10-31 | 1997-12-16 | Gonzalez; Fernando | Charge-pumping to increase electron collection efficiency |
| US5777352A (en) * | 1996-09-19 | 1998-07-07 | Eastman Kodak Company | Photodetector structure |
| US5834826A (en) * | 1997-05-08 | 1998-11-10 | Stmicroelectronics, Inc. | Protection against adverse parasitic effects in junction-isolated integrated circuits |
| WO1999022409A2 (en) * | 1997-10-28 | 1999-05-06 | Koninklijke Philips Electronics N.V. | Semiconductor device comprising a half-bridge circuit |
| US6737713B2 (en) * | 2001-07-03 | 2004-05-18 | Tripath Technology, Inc. | Substrate connection in an integrated power circuit |
| US8657824B2 (en) * | 2003-11-18 | 2014-02-25 | Smith & Nephew, Inc. | Universal double offset surgical instrument |
| US7514754B2 (en) * | 2007-01-19 | 2009-04-07 | Episil Technologies Inc. | Complementary metal-oxide-semiconductor transistor for avoiding a latch-up problem |
| US7411271B1 (en) * | 2007-01-19 | 2008-08-12 | Episil Technologies Inc. | Complementary metal-oxide-semiconductor field effect transistor |
| US7538396B2 (en) * | 2007-01-19 | 2009-05-26 | Episil Technologies Inc. | Semiconductor device and complementary metal-oxide-semiconductor field effect transistor |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4202006A (en) * | 1978-02-15 | 1980-05-06 | Rca Corporation | Semiconductor integrated circuit device |
| JPS5730359A (en) * | 1980-07-30 | 1982-02-18 | Nec Corp | Semiconductor device |
| SE427598B (sv) * | 1981-08-25 | 1983-04-18 | Ericsson Telefon Ab L M | Halvledardiod avsedd att inga i integrerade kretsar |
| US4661838A (en) * | 1985-10-24 | 1987-04-28 | General Electric Company | High voltage semiconductor devices electrically isolated from an integrated circuit substrate |
| GB2185621B (en) * | 1985-10-29 | 1988-12-14 | Plessey Co Plc | Protection structures |
-
1986
- 1986-09-25 IT IT21817/86A patent/IT1197279B/it active
-
1987
- 1987-09-15 DE DE8787113468T patent/DE3780390T2/de not_active Expired - Fee Related
- 1987-09-15 EP EP87113468A patent/EP0261556B1/en not_active Expired
- 1987-09-21 US US07/099,044 patent/US4890149A/en not_active Expired - Lifetime
- 1987-09-25 JP JP62242401A patent/JP2525208B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005109052A (ja) * | 2003-09-29 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
| JP2005109050A (ja) * | 2003-09-29 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体集積回路装置 |
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| Publication number | Publication date |
|---|---|
| US4890149A (en) | 1989-12-26 |
| DE3780390T2 (de) | 1993-03-11 |
| JP2525208B2 (ja) | 1996-08-14 |
| IT1197279B (it) | 1988-11-30 |
| EP0261556A1 (en) | 1988-03-30 |
| IT8621817A0 (it) | 1986-09-25 |
| EP0261556B1 (en) | 1992-07-15 |
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| DE3780390D1 (de) | 1992-08-20 |
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