JP2614076B2 - 誘導負荷を駆動するための集積回路 - Google Patents
誘導負荷を駆動するための集積回路Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/16—Modifications for eliminating interference voltages or currents
-
- H—ELECTRICITY
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- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
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- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
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Description
【発明の詳細な説明】 この発明は、誘導負荷を駆動するための集積回路に関
する。
する。
公知のように、Ｐ型サブストレートを用いる集積回路
は、前記サブストレートが回路の最低電圧において、回
路の能動および受動構成要素を含む異なるエピタキシャ
ルウェルまたは領域が互いに分離されるようにバイアス
されていることを要求する。事実、サブストレートと異
なるエピタキシャルウェルとの間に形成されるＰ−Ｎ接
合は、逆にバイアスされ、前記様々なウェルの効果的な
電気的分離を確実にする。
は、前記サブストレートが回路の最低電圧において、回
路の能動および受動構成要素を含む異なるエピタキシャ
ルウェルまたは領域が互いに分離されるようにバイアス
されていることを要求する。事実、サブストレートと異
なるエピタキシャルウェルとの間に形成されるＰ−Ｎ接
合は、逆にバイアスされ、前記様々なウェルの効果的な
電気的分離を確実にする。
さらに、接地に接続されている端子を有する誘導負荷
（よって、以下、接地を基準とする「負荷」としても定
義される）を駆動するための集積回路において、負荷に
与えられる電流が急に中断されると、負の過電圧が後者
を横切って作り出されることも公知である。したがっ
て、目下、行なわれているように、サブストレートがク
ランプで接地されるなら、負荷に接続されるエピタキシ
ャルウェルまたはタブは、サブストレートのそれより低
い電圧に達する。この状態で、前記サブストレートは電
流をエピタキシャルウェルに注入するが、これはたとえ
ば、回路の他の構成要素の不所望の能動化というよう
な、一連の問題を伴なう。
（よって、以下、接地を基準とする「負荷」としても定
義される）を駆動するための集積回路において、負荷に
与えられる電流が急に中断されると、負の過電圧が後者
を横切って作り出されることも公知である。したがっ
て、目下、行なわれているように、サブストレートがク
ランプで接地されるなら、負荷に接続されるエピタキシ
ャルウェルまたはタブは、サブストレートのそれより低
い電圧に達する。この状態で、前記サブストレートは電
流をエピタキシャルウェルに注入するが、これはたとえ
ば、回路の他の構成要素の不所望の能動化というよう
な、一連の問題を伴なう。
この問題を解決するために、負の電圧においてエピタ
キシャルウェルによって注入された電流を集めるため
の、優先性のある電流路を作り出すための、様々な解決
が既に検討された。しかしながら、このような解決は不
利益を伴ない、たとえば、それらはすべての所要の件に
おいて適用できない。
キシャルウェルによって注入された電流を集めるため
の、優先性のある電流路を作り出すための、様々な解決
が既に検討された。しかしながら、このような解決は不
利益を伴ない、たとえば、それらはすべての所要の件に
おいて適用できない。
この状況を考慮して、この発明の狙いは、接地を基準
とする誘導負荷を駆動し、先行技術の不利益を除くこと
ができ、特に、異なるエピタキシャルウェルの効果的な
分離のために適切な電圧でサブストレートを維持する、
集積回路を提供することである。
とする誘導負荷を駆動し、先行技術の不利益を除くこと
ができ、特に、異なるエピタキシャルウェルの効果的な
分離のために適切な電圧でサブストレートを維持する、
集積回路を提供することである。
この狙いの範囲で、この発明の特定の目的は、簡単な
構造を有し、集積電子工学産業で現在用いられている方
法で製作でき、それゆえわずかの製造コストを有する、
集積回路を提供することである。
構造を有し、集積電子工学産業で現在用いられている方
法で製作でき、それゆえわずかの製造コストを有する、
集積回路を提供することである。
特に、この発明の目的は、減じられた嵩を有し、その
ため面積の非常な浪費を伴なわず、すべての動作状態に
おいて確実に動作する、集積回路を提供することであ
る。
ため面積の非常な浪費を伴なわず、すべての動作状態に
おいて確実に動作する、集積回路を提供することであ
る。
この狙いは、述べられた目的および以降明らかになる
であろうその他のことと共に、前掲の請求の範囲によっ
て定義される、この発明に係る誘導負荷を駆動するため
の集積回路によって達成される。
であろうその他のことと共に、前掲の請求の範囲によっ
て定義される、この発明に係る誘導負荷を駆動するため
の集積回路によって達成される。
実施において、この発明によれば、回路のサブストレ
ートは、回路の外部基準電圧（接地）にもはやしっかり
とクランプされていないが、前記回路の動作状態によっ
て変化する電圧に設定されている。特に、負荷にかかる
電圧（回路の出力電圧）が接地に関して正であるとき、
サブストレートは実質的に接地電圧であり、接地電圧に
密接に連結されており、一方、出力電圧が外部接地以下
に落ちると、サブストレートは前記出力でバイアスされ
る。
ートは、回路の外部基準電圧（接地）にもはやしっかり
とクランプされていないが、前記回路の動作状態によっ
て変化する電圧に設定されている。特に、負荷にかかる
電圧（回路の出力電圧）が接地に関して正であるとき、
サブストレートは実質的に接地電圧であり、接地電圧に
密接に連結されており、一方、出力電圧が外部接地以下
に落ちると、サブストレートは前記出力でバイアスされ
る。
この発明のさらなる特徴および利点は、添付図面とと
もに、単に非限定的な例示として図示される、好ましい
が唯一ではない実施例の説明から明らかになるであろ
う。
もに、単に非限定的な例示として図示される、好ましい
が唯一ではない実施例の説明から明らかになるであろ
う。
この発明をよりよく理解するために、公知の駆動回路
を図示する第１図ないし第３図に主に言及がなされる。
を図示する第１図ないし第３図に主に言及がなされる。
第１図は、Ｐ型サブストレートを伴なう、誘導負荷駆
動回路が提供されている、半導体ウエハの断面図を図示
する。詳細に言うと、１はＰ型サブストレートを示し、
２−５はN-導電型で、Ｐ型分離領域６によって相互に隔
てられ分離されている異なるエピタキシャルウェルを示
す。先行技術によれば、Ｐサブストレートはクランプで
接地され、様々のエピタキシャルウェルを相互に分離す
るように、逆バイアスされなければならないＰ−Ｎ接合
をエピタキシャルウェル２−５とともに形成する。前記
ウェルはそれから、たとえば、第２図で概ね10で示され
ているような完全な駆動集積回路を得るために、交互の
導電型を伴なう、半導体材料の様々な層および様々な領
域を収容する。
動回路が提供されている、半導体ウエハの断面図を図示
する。詳細に言うと、１はＰ型サブストレートを示し、
２−５はN-導電型で、Ｐ型分離領域６によって相互に隔
てられ分離されている異なるエピタキシャルウェルを示
す。先行技術によれば、Ｐサブストレートはクランプで
接地され、様々のエピタキシャルウェルを相互に分離す
るように、逆バイアスされなければならないＰ−Ｎ接合
をエピタキシャルウェル２−５とともに形成する。前記
ウェルはそれから、たとえば、第２図で概ね10で示され
ているような完全な駆動集積回路を得るために、交互の
導電型を伴なう、半導体材料の様々な層および様々な領
域を収容する。
第２図を参照すると、駆動集積回路10は、本質的にス
テージ11を含み、それは、順に外部負荷を駆動すること
を企図される電力要素13を駆動するために、所要の機能
に応じて異なった形状にされ得る。集積回路10はさら
に、ここでは電圧源12で示される電源を含み、（回路パ
ッド15に接続され、回路の基準出力を構成する）その端
子は回路の接地を表わし、その他方の端子は駆動ステー
ジ11の様々な構成要素に接続されそれらに供給する。順
に、パワートランジスタ13はそのコレクタで供給電圧V
CCに接続され、そのエミッタで駆動回路の出力端子を構
成する、コンタクトパッド14に接続されている。前記出
力端子は、誘導負荷16の端子に接続され、その他方の端
子は接地17に接続されている。
テージ11を含み、それは、順に外部負荷を駆動すること
を企図される電力要素13を駆動するために、所要の機能
に応じて異なった形状にされ得る。集積回路10はさら
に、ここでは電圧源12で示される電源を含み、（回路パ
ッド15に接続され、回路の基準出力を構成する）その端
子は回路の接地を表わし、その他方の端子は駆動ステー
ジ11の様々な構成要素に接続されそれらに供給する。順
に、パワートランジスタ13はそのコレクタで供給電圧V
CCに接続され、そのエミッタで駆動回路の出力端子を構
成する、コンタクトパッド14に接続されている。前記出
力端子は、誘導負荷16の端子に接続され、その他方の端
子は接地17に接続されている。
したがって、負荷16に正の電流を供給するために、ト
ランジスタ13が駆動ステージ11によって制御されると
き、負荷は正の電圧に依然としてあり、一方トランジス
タがオフにされると、負の過電圧が、第３図に図示され
るように、誘電子16を横切って現われる。このフェーズ
の間、デバイスを構成するエピタキシャルウェルの１つ
は、サブストレートのそれより低い電圧に達するかもし
れず、そのような状態は、上記のように避けられるべき
である。
ランジスタ13が駆動ステージ11によって制御されると
き、負荷は正の電圧に依然としてあり、一方トランジス
タがオフにされると、負の過電圧が、第３図に図示され
るように、誘電子16を横切って現われる。このフェーズ
の間、デバイスを構成するエピタキシャルウェルの１つ
は、サブストレートのそれより低い電圧に達するかもし
れず、そのような状態は、上記のように避けられるべき
である。
この問題を解決するために、この発明はたとえば、第
４図に図示されたような態様で、サブストレートが負に
なったときに、出力電位においてサブストレートをバイ
アスすることを教示する。
４図に図示されたような態様で、サブストレートが負に
なったときに、出力電位においてサブストレートをバイ
アスすることを教示する。
次に、この発明に係る集積回路の概略回路図が図示さ
れている第４図に言及がなされる。そこにおいて、第２
図で図示された公知の例と共通の部分は、同じ参照番号
が付されている。
れている第４図に言及がなされる。そこにおいて、第２
図で図示された公知の例と共通の部分は、同じ参照番号
が付されている。
この発明によれば、駆動集積回路20はやはり駆動ステ
ージ11、電力源12、パワートランジスタ13、および接地
17を基準とする誘導負荷16の２つの異なる端子に接続す
るための、出力14と基準15の端子も含む。公知の例と異
なり、この発明によれば、30で示されるサブストレート
は、クランプで接地されず、システムの外部接地にクラ
ンプされているが、３つのダイオード21.22および23の
動作状態によって、サブストレートを出力から電気的に
分離するか、または出力に接続するか、サブストレート
をシステムの接地から電気的に分離するか、または接地
に接続するように提供されている。詳細に言えば、回路
20は、アノードでサブストレート30にカソードで出力端
子14に接続されている第１のダイオード21、アノードで
サブストレート30に、カソードで基準端子15に接続され
ている第２のダイオード23、およびアノードでシステム
の内部接地24に、カソードで基準端子15に接続されてい
る第３のダイオード23を有する。
ージ11、電力源12、パワートランジスタ13、および接地
17を基準とする誘導負荷16の２つの異なる端子に接続す
るための、出力14と基準15の端子も含む。公知の例と異
なり、この発明によれば、30で示されるサブストレート
は、クランプで接地されず、システムの外部接地にクラ
ンプされているが、３つのダイオード21.22および23の
動作状態によって、サブストレートを出力から電気的に
分離するか、または出力に接続するか、サブストレート
をシステムの接地から電気的に分離するか、または接地
に接続するように提供されている。詳細に言えば、回路
20は、アノードでサブストレート30にカソードで出力端
子14に接続されている第１のダイオード21、アノードで
サブストレート30に、カソードで基準端子15に接続され
ている第２のダイオード23、およびアノードでシステム
の内部接地24に、カソードで基準端子15に接続されてい
る第３のダイオード23を有する。
したがって、パワートランジスタ13の伝導の間、正の
電圧が負荷に現われると、ダイオード21は逆にバイアス
され、一方、ダイオード22と23は順方向にバイアスされ
る。それゆえ、サブストレートの電流はダイオード22を
介して接地に流れる。この場合（ダイオード22および23
への落下がほぼ等しいとき）、接地24の電位はサブスト
レートの電位に等しく、すべてのエピタキシャルウェル
は相互に分離される。駆動ステージ11の制御によって、
パワートランジスタがオフにスイッチされ、出力電圧が
負になると、ダイオード21は順方向にバイアスされ（す
なわちサブストレートを出力端子に接続し）、一方、ダ
イオード22は逆にバイアスされ、サブストレートを接地
17から分離する。そして、サブストレート電流はダイオ
ード21を介して流れ、（負）出力電圧マイナスダイオー
ド21上の落下に等しい電圧において、サブストレート30
をバイアスする。
電圧が負荷に現われると、ダイオード21は逆にバイアス
され、一方、ダイオード22と23は順方向にバイアスされ
る。それゆえ、サブストレートの電流はダイオード22を
介して接地に流れる。この場合（ダイオード22および23
への落下がほぼ等しいとき）、接地24の電位はサブスト
レートの電位に等しく、すべてのエピタキシャルウェル
は相互に分離される。駆動ステージ11の制御によって、
パワートランジスタがオフにスイッチされ、出力電圧が
負になると、ダイオード21は順方向にバイアスされ（す
なわちサブストレートを出力端子に接続し）、一方、ダ
イオード22は逆にバイアスされ、サブストレートを接地
17から分離する。そして、サブストレート電流はダイオ
ード21を介して流れ、（負）出力電圧マイナスダイオー
ド21上の落下に等しい電圧において、サブストレート30
をバイアスする。
第４図の回路の実施例は、第５図に図示され、Ｐ型極
性のサブストレート30とＰ型分離領域36で相互に分離さ
れているN-導電型の異なるエピタキシャルウェル31−35
を示す。詳細に言えば、エピタキシャルウェル31および
35が、駆動ステージ11の構成要素を形成する異なる層の
収容のために提供され、一方エピタキシャルウェル32,3
3および34は、ダイオード21,22および23を収容するため
に企図されている。特にエピタキシャルウェル32はＰ型
ベース領域37（回路接地領域を規定する）を収容し、そ
の内部にN+型エミッタ領域38が配置され、前のものとと
もにダイオード23を形成する。ベース領域37はここで端
子24によって示される、システムの接地に接続され、一
方、領域38は線42を介して回路の基準端子15に電気的に
接続されている。サブストレート30とともにダイオード
22を形成するエピタキシャルウェル33は、その内部に出
力端子15に接続するためのN+型領域39を含み、出力端子
は順に回路の外部接地電位に接続される。最後に、サブ
ストレート30とともにダイオード21を形成するエピタキ
シャルウェル34は、その内部に電圧VOUTで出力端子14に
接続されるN+型領域40を含む。
性のサブストレート30とＰ型分離領域36で相互に分離さ
れているN-導電型の異なるエピタキシャルウェル31−35
を示す。詳細に言えば、エピタキシャルウェル31および
35が、駆動ステージ11の構成要素を形成する異なる層の
収容のために提供され、一方エピタキシャルウェル32,3
3および34は、ダイオード21,22および23を収容するため
に企図されている。特にエピタキシャルウェル32はＰ型
ベース領域37（回路接地領域を規定する）を収容し、そ
の内部にN+型エミッタ領域38が配置され、前のものとと
もにダイオード23を形成する。ベース領域37はここで端
子24によって示される、システムの接地に接続され、一
方、領域38は線42を介して回路の基準端子15に電気的に
接続されている。サブストレート30とともにダイオード
22を形成するエピタキシャルウェル33は、その内部に出
力端子15に接続するためのN+型領域39を含み、出力端子
は順に回路の外部接地電位に接続される。最後に、サブ
ストレート30とともにダイオード21を形成するエピタキ
シャルウェル34は、その内部に電圧VOUTで出力端子14に
接続されるN+型領域40を含む。
それゆえ実際には、上記で説明されたように、出力電
圧VOUTが外部基準電位（接地17）より大きければ、ウェ
ル34とウェル30間の接合（ダイオード21）は逆にバイア
スされ、一方、エピタキシャルウェル33/サブストレー
ト30の接合（ダイオード22）は順方向にバイアスされ、
サブストレートの電流の端子15方向への放電を許容す
る。この状況において、サブストレートは接地24を基準
とするすべてのエピタキシャルウェルより低い電位を有
するので、その効果的な分離が達成される。代わりに、
出力電圧が接地より低い値になると、エピタキシャルウ
ェル34/サブストレート30間の接合は順方向にバイアス
され（前記接合によって形成されるダイオード21への落
下とは別に）サブストレート30を前記出力電圧に連結す
る。したがって、サブストレートの電流は、駆動ステー
ジの他のエピタキシャルウェルに影響することなく、出
力端子を介して確実に放電され得る。
圧VOUTが外部基準電位（接地17）より大きければ、ウェ
ル34とウェル30間の接合（ダイオード21）は逆にバイア
スされ、一方、エピタキシャルウェル33/サブストレー
ト30の接合（ダイオード22）は順方向にバイアスされ、
サブストレートの電流の端子15方向への放電を許容す
る。この状況において、サブストレートは接地24を基準
とするすべてのエピタキシャルウェルより低い電位を有
するので、その効果的な分離が達成される。代わりに、
出力電圧が接地より低い値になると、エピタキシャルウ
ェル34/サブストレート30間の接合は順方向にバイアス
され（前記接合によって形成されるダイオード21への落
下とは別に）サブストレート30を前記出力電圧に連結す
る。したがって、サブストレートの電流は、駆動ステー
ジの他のエピタキシャルウェルに影響することなく、出
力端子を介して確実に放電され得る。
前述の説明より明らかなように、この発明は企図され
た狙いと目的を完全に達成する。事実、回路の出力電圧
にかかわらず、確実に動作する駆動集積回路が提供され
た。さらに、提示された解決は簡単で、安価で、占有さ
れた面積において実質的な増加を要求することなく、現
行の方法によって生産可能である。
た狙いと目的を完全に達成する。事実、回路の出力電圧
にかかわらず、確実に動作する駆動集積回路が提供され
た。さらに、提示された解決は簡単で、安価で、占有さ
れた面積において実質的な増加を要求することなく、現
行の方法によって生産可能である。
このように考え出されたこの発明は、様々な修正と変
化を許し、それらのすべてはこの発明の観念の範囲内で
ある。さらに、すべての細部は他の技術的に均等な要素
と変えられてもよい。
化を許し、それらのすべてはこの発明の観念の範囲内で
ある。さらに、すべての細部は他の技術的に均等な要素
と変えられてもよい。
第１図は公知の集積回路を備える、シリコンウエハを介
してとられた断面図である。 第２図は公知の集積回路の同等の電気回路図である。 第３図は負荷に与えられる出力電圧のプロットを図示す
る。 第４図はこの発明に係る集積回路の同等の電気回路図で
ある。 第５図はこの発明に係る回路を備える半導体ウエハを介
してとられた断面図である。 図において、11は駆動ステージ、12は電流源、13はパワ
ートランジスタ、14および15は端子、16は誘導負荷、17
は接地、20は駆動集積回路、21,22および23はダイオー
ド、24は内部接地、30はサブストレート、31−35はエピ
タキシャル領域である。
してとられた断面図である。 第２図は公知の集積回路の同等の電気回路図である。 第３図は負荷に与えられる出力電圧のプロットを図示す
る。 第４図はこの発明に係る集積回路の同等の電気回路図で
ある。 第５図はこの発明に係る回路を備える半導体ウエハを介
してとられた断面図である。 図において、11は駆動ステージ、12は電流源、13はパワ
ートランジスタ、14および15は端子、16は誘導負荷、17
は接地、20は駆動集積回路、21,22および23はダイオー
ド、24は内部接地、30はサブストレート、31−35はエピ
タキシャル領域である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フランセスコ・トリコリ イタリア共和国、20153 ミラノ ヴィ ア・タジーア、30 (72)発明者 ジャンピエトロ・マッギオーニ イタリア共和国、（プロヴィンス・オ ブ・ミラノ）、20010 コルナレード、 ヴィア・ギソルファ、113
Claims (5)
- 【請求項１】少なくとも、１つのサブストレート（30）
と前記サブストレートに複数個の分離されたエピタキシ
ャル領域（31−35）を含み、誘導負荷（16）に接続する
ための少なくとも１つの出力端子（14）と基準電位（1
7）に接続するための基準端子（15）を有し、前記出力
端子が可変の出力電位を有するものにおいて、 前記出力電位が前記基準電位より大きいときは、前記サ
ブストレート（30）を前記基準端子（15）に接続するよ
うに、前記出力電位が前記基準電位より小さくなれば、
前記サブストレート（30）を前記出力端子（14）に接続
するように、前記サブストレート（30）と前記出力およ
び基準端子（14,15）間に置かれたスイッチ手段（21,2
2）を含むことを特徴とする、誘導負荷を駆動するため
の集積回路。 - 【請求項２】前記スイッチ手段が前記サブストレート
（30）と前記出力端子（14）との間に置かれた第１のダ
イオード（21）と、前記サブストレート（30）と前記基
準端子（15）との間に置かれた第２のダイオード（22）
を含む、請求項１記載の集積回路。 - 【請求項３】前記基準端子（15）と、回路接地領域を構
成する前記回路の領域（24）との間に置かれたダイオー
ド（23）をさらに含む、請求項１または２記載の集積回
路。 - 【請求項４】前記サブストレートがＰ導電型を有し、前
記エピタキシャル領域がＮ導電型を有し、前記第１のダ
イオードが前記サブストレートに接続されたアノードと
前記出力端子に接続されたカソードを有し、前記第２の
ダイオードが前記サブストレートに接続されたアノード
と前記基準端子に接続されたカソードを有し、前記第３
のダイオードが前記接地領域に接続されたアノードと前
記基準端子に接続されたカソードを有する、請求項１な
いし３のいずれかに記載の集積回路。 - 【請求項５】前記出力端子（14）に接続された第１の分
離エピタキシャル領域（34）、前記基準端子（15）に接
続された第２の分離エピタキシャル領域（33）、および
その内部に前記接地領域（37）を収容する第３の分離エ
ピタキシャル領域（32）を含む、請求項１ないし４のい
ずれかに記載の集積回路。
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