JP2525208B2 - 集積装置 - Google Patents

集積装置

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JP2525208B2
JP2525208B2 JP62242401A JP24240187A JP2525208B2 JP 2525208 B2 JP2525208 B2 JP 2525208B2 JP 62242401 A JP62242401 A JP 62242401A JP 24240187 A JP24240187 A JP 24240187A JP 2525208 B2 JP2525208 B2 JP 2525208B2
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    • Y10S257/914—Polysilicon containing oxygen, nitrogen, or carbon, e.g. sipos

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Description

【発明の詳細な説明】 この発明は、特に誘導性および容量性負荷のための回
路を駆動する際に、サブストレート内への電荷注入をシ
ールドするための集積装置に関するものである。
既知のように、誘導性および／または容量性負荷を駆
動する間、システムの正しい動作を達成するために、負
荷において蓄積される電流を接地または電源に向けて放
電する必要がある。集積装置により負荷駆動が行なわれ
るとき、装置のサブストレートは一般に接地にクランプ
され、かつ電流は負荷に接続されたエピタキシャルポケ
ット（そのポケットがカソードを規定する）とサブスト
レート（それはダイオードのアノードを規定する）との
接合により形成されるダイオードを介して放電される。
ここで、エピタキシャルポケットとは、エピタキシャ
ル層内に形成された領域であって周囲が逆導電形の領域
によって包囲された領域を言い、一般に「ウェル」と呼
ばれることもある。
負荷駆動装置のスイッチオフに基づく電流のフライバ
ック（電流の急激な戻り）を許容するように、このダイ
オードは直接にバイアスされ、エピタキシャルポケット
は接地に関して負の電圧になる。
この状態において、負の電圧のエピタキシャルポケッ
トはサブストレート内に電流を注入して寄生NPNトラン
ジスタのエミッタのように作用し、同じ装置内でサブス
トレートより高い電圧にある他のすべてのエピタキシャ
ルポケットは、注入された電子を集め、ベースとしての
サブストレートと実際にエミッタとしての負のエピタキ
シャルポケットとを有する寄生トランジスタのコレクタ
のように作用する。
高電圧のエピタキシャルポケット内へのこの電荷の注
入は、いくつかの問題を伴うので避けなければならな
い。実際、特にそれは電力の不所望の消散を生じ、もし
高電圧のエピタキシャルポケットがPNPトランジスタの
ベースであるならば、それは（たとえば駆動トランジス
タを含む）前述のような横型PNPのスイッチングオンを
生じ、それらはさらにそれらの横型PNPトランジスタの
ベース電流の増加を生じ、こうして装置の誤動作を生じ
る。
上記の問題を避けるために一般に２つの解決法が用い
られ、その両方が、回路の他のエピタキシャルポケット
よりも低いインピーダンスを有する経路を作ることによ
って、接地に関して負の電圧になるエピタキシャルポケ
ットから注入されるすべての電流を集めようとする目的
を有している。それらの解決法は、接地に関する負の電
圧になり得るエピタキシャルポケット全体を包囲する絶
縁エピタキシャルポケットを含む類似の構造を有してい
る。前記絶縁ポケットは、その内部に埋込層およびシン
カ層を含み、それらはエピタキシャル層以上にドーピン
グされている。この構造は、第１図において明確化のた
めに図解されており、接地または電源に接続され得る。
これらの解決法は部分的に問題を改善するが、それら
は回路の他の活性領域に向かう電流を完全になくするこ
とが不可能であり、かつ消散される電力を減じないの
で、いまなお満足のいくものではない。特に、接地への
接続を含む解決法は、電圧のエピタキシャルポケットか
ら注入される電荷をよりよく集める傾向がある高電圧エ
ピタキシャルポケットに関してほとんど対抗し得ず、あ
まり満足のいく結果を生じない。これに対して、上述の
構造が電源に接続されている解決法は、注入される電流
の収集に関して優れた作用を有するが、寄生トランジス
タの電流が最も高い電圧の点に向けて集められるので、
それは電力消散に関して不利な点となる。このような状
況下において、本発明の目標は、特に誘導性および／ま
たは容量性負荷のための回路を駆動する際のサブストレ
ート内への電荷注入をシールドするための集積装置を提
供して、先行技術の不利を除去することである。
この目標の範囲内において、この発明の特定の目的
は、装置の他のトランジスタのトリガ動作またはその電
流増加を完全に排除して回路誤動作を生じないようにす
るために、接地に関して負の電圧になる領域から注入さ
れる電流を集める効率のよい集積装置を提供することで
ある。
この発明のもう１つの目的は、回路において消散され
る電流を減じて、回路の信頼性を改良しかつ回路の応用
を増大させる集積装置を提供することである。
この発明のさらなる目的は、回路全体の製造に実質的
に複雑化を伴わずかつ妥当な製造コストを有するよう
に、集積電子装置の製造のために一般に用いられる方法
および機械を用いて容易に製造され得る概念的に簡単な
構造を有する集積装置を提供することである。
上述の目標、上述の目的および以下で明らかになる他
の事柄は、前掲の特許請求の範囲によって規定されるよ
うに、特に誘導性および容量性負荷のための回路を駆動
する際のサブストレート内への電荷注入をシールドする
ための集積装置によって達成される。
この発明の特徴および利点は、添付の図面における非
限定的例として図解されている好ましいが排他的でない
実施例の説明から明らかになろう。
まず第１図を参照すれば、既知の解決法の構造が図解
されている。詳細には、第１図は、ここではＰ型導電形
式を有するサブストレート１、およびここではN--型導
電形式のエピタキシャル層２を図解している。エピタキ
シャル層２内はＰ型導電形式を有する絶縁領域５および
６が設けられ、それらは装置の主表面からサブストレー
ト１に延び、かつエピタキシャル層２を複数の絶縁ポケ
ットまたはタブに分けている。その図面は、保護装置を
収容するポケット３、およびたとえば保護されるべき回
路の或る動作状態のサブストレートより低い電圧になる
ように意図されかつ負荷に接続されているポケットを構
成するポケット４を図解している。N+導電形式の埋込層
７は、サブストレート１と絶縁エピタキシャルポケット
３との間の接合の一部に沿って広がっている。N+導電形
式を有するシンカ領域８は埋込層７上に接触して設けら
れ、かつ装置の主表面まで延在している。前記表面にお
いて、シンカ領域の内部にN++導電形式を有する領域９
は関連の回路のエミッタ拡散段階の間に作られて設けら
れる。装置の主表面上に酸化物層10が形成され、このよ
うな層10は、保護構造を接地または電源に接続するため
にコンタクト11を形成するように、領域９上に横たわる
貫通穴を有している。図解されていないが、エピタキシ
ャルポケット３により形成されかつ層７ないし９を含む
絶縁構造は、電位が接地より低くなる可能性があるエピ
タキシャルポケットを完全に包囲する。
代わりに第２図は、この発明による集積保護装置の構
造を図解している。この図面では、Ｐ型導電形式のサブ
ストレートとN--型導電形式のエピタキシャル層とが、
再度それぞれ参照番号１および２で示されている。ここ
でもまた、参照番号４は、負荷に接続されていてその負
荷のフライバック電流を放電するように意図されてお
り、すなわち保護されるべき回路のある動作段階におい
て接地より低い電圧に達するように意図されているエピ
タキシャルポケットを示している。したがって今後、こ
のポケット４は接地より低い“低電位ポケット”または
“フライバックポケット”としても言及される。この場
合、その低電位エピタキシャルポケット４はＰ型導電形
式の絶縁領域17により回路の残余のものから分離され、
またＰ型導電形式のさらなる絶縁領域18,19は参照番号1
5,16および20で示されたさらなる絶縁エピタキシャルポ
ケットを規定する。エピタキシャルポケット20は、低電
位エピタキシャルポケット４とともに駆動回路を形成す
る構成要素を収容すると仮定しよう。すなわちこの実施
例では、エピタキシャルポケット20は、駆動回路のフラ
イバック動作の間、低電位エピタキシャルポケット４に
より注入される電荷からシールドされるべき回路の一部
である。
確認され得るように、この実施例は、エピタキシャル
ポケット４から装置の他の高電圧であり得るエピタキシ
ャルポケットに向かう電流の流れを完全になくするよう
に適切に形成されて配置された４つの構造を含んでい
る。
詳細には、第１の保護構造は低電位エピタキシャルポ
ケット４とサブストレート１との間にN+導電形式の埋込
層25を形成して延在させる前に、拡散により形成された
N-型導電形式の領域26からなっている。特に、エピタキ
シャル層２よりは高いが埋込層25より低いドーピングレ
ベルを有する領域26は大きい抵抗率を有し、かつシール
ドされるべき回路（すなわち上述のように、第２図の右
側のエピタキシャルポケット20）に対面する埋込層25の
側辺全体に延在している。実際に、（底部Ｎウェル領域
を構成し、以下において障壁領域とも称される）層26の
大きい抵抗率によって、ベースとしてのサブストレート
１とコレクタとしての適当な電圧のＮ型導電形式の領域
を有する寄生トランジスタNPNのエミッタを形成し得る
エピタキシャルフライバックポケット４の層からの電荷
注入効率が減少する。
この発明による保護装置を構成する第２の保護構造
は、エピタキシャルフライバックポケット４とサブスト
レート１との間の接合上に延在するN+型導電形式の埋込
層29と、N+型導電形式を有しかつ埋込層29から装置の主
表面まで延在するシンカ層30とにより形成される。前記
表面では、シンカ層30は、駆動回路を製造するためのエ
ミッタ拡散段階の間に拡散されるN++型導電形式の領域3
1を収容する。前記領域31は、以後に述べられる第３の
保護構造へ電気的に接続される。領域29および30により
形成される保護構造は、エピタキシャルフライバックポ
ケット４から注入される電子を接地に向けて集めるため
に第１のピックアップコレクタとして作用し、注入され
た電荷の吸収に寄与する。
この発明による装置の第３の保護構造は、図面におい
て15で示されかつ領域17および18によって範囲を定めら
れた絶縁エピタキシャルポケット内に形成される。前記
第３の保護構造は、エピタキシャルフライバックポケッ
ト４と、シールドされるべき回路（ポケット20）との間
において、エピタキシャルフライバックポケット近くに
設けられる。詳細には、第３の保護構造は、NPN寄生ト
ランジスタのベースエミッタ電圧をその直接動作電圧に
クランプするのに用いられる底損失ダイオードを構成
し、また第２の電荷コレクタとしても用いられる。特
に、それ自体は既知の前記構造は、エピタキシャルポケ
ット15とサブストレート１との間の接合上の絶縁層17お
よび18により範囲を定められた領域の内部に延在するN+
型導電形式の埋込層35を含む。イオン注入されたＰ型導
電形式の絶縁層36が埋込層35上に設けられ、それは埋込
層35に隣接しかつその延在部の一部に沿ってそれと接触
している。絶縁層36上に絶縁層37がさらに形成され、そ
れは装置の主表面と絶縁層36との間においてエピタキシ
ャルポケット15の内部に延在する。実際には平面図では
絶縁リングを形成する領域37は、ここで15′で示された
エピタキシャルポケッット15の内部部分をそのポケット
の残余のものから分割する。次に、エピタキシャルポケ
ット内部部分15′は装置の主表面においてN++型導電形
式の層39を収容し、その層39は領域36,37により形成さ
れたアノードを有する低損失ダイオードのカソードをポ
ケット15′とともに規定し、かつ第２図において49で略
図的に図解された金属層により領域31に接続され、かつ
それによって構造29ないし30により規定された第１の収
集コレクタに接続されるように意図されている。ダイオ
ードは、装置の主表面から、絶縁層36の側面近くで埋込
層35まで延在するN+型導電形式のシンカ層45をさらに含
む。シンカ層45の内部では、装置の主表面上にN++型導
電形式の領域46がさらに延在し、それは短絡コンタクト
50によって絶縁領域37および18へ電気的に接続されてい
る。したがって、低損失ダイオードの構成およびその接
続により、任意の寄生NPNトランジスタのベースエミッ
タ電圧が低損失ダイオードの直流導通電圧にクランプさ
れる。それゆえにこの態様では、前記ベースエミッタ電
圧の過度の増加が防止されて寄生トランジスタの効率が
減じられ、低電圧エピタキシャルポケット４より注入さ
れる電荷が減じられる。さらに、シンカ構造45は注入さ
れた電荷を集めるための第２のコレクタとして作用し、
それはまたベースとしてのサブストレート１とエミッタ
としてのフライバックポケット４とにより形成される寄
生トランジスタのコレクタのように動作する。
最後に、この発明によるシールド集積装置を構成する
第４の保護構造は、一方側のサブストレート１と他方側
の絶縁エピタキシャルポケット16とにより形成される接
合の間に延在するN+型導電形式の埋込層53と、装置の主
表面から埋込層53に延在するN+型導電形式のシンカ層54
とを含む。またこの場合、シンカ層54の内部に、N++型
導電形式の領域55が設けられ、またそれは端子における
酸化物の厚さが減じられるようにエミッタ拡散段階の間
に形成される。実際、前記領域55は、図面において56で
略図的に示された適当な金属層によって電源電圧Vccに
接続される。実際、この最後の保護構造は電荷を集める
かまたはピックアップするための第３のコレクタとして
作用し、かつ層29および30により形成された保護構造な
らびに層35および45により形成された保護構造を免れた
残余の電荷を集める機能を有している。
回路は、駆動回路に保護またはシールド装置を加えた
ものにより形成される完全なシステムを収容するウェハ
の端縁における接地コンタクトにより完成され、そのシ
ールド装置は、通常はウェハの端縁に設けられる。前記
接地コンタクトは絶縁領域58上に形成され、かつ第２図
において60で略図的に示された適当な金属層によって接
地に接続される。この態様で、ウェハの端縁に向かう注
入の効率を増大するように、サブストレートダイオード
の直列抵抗を減じることが可能である。
実際前記のように、４つの相互に隣接する保護構造
は、注入された電荷を効果的に吸収し、かつ寄生トラン
ジスタの注入効率を減じるように共働する。特に、図解
された構造によりシールド装置の最大効率が得られ、そ
れによってエピタキシャルフライバック層からサブスト
レートに向かって注入される電荷の問題が完全に解決さ
れる。なぜならば、前記電荷は、実際に関連の駆動回路
を形成する高電圧エピタキシャルポケットに向かう電荷
の移動を防止するように３つの隣接する保護構造により
“ピックアップされる”からである。
この発明による保護装置によれば、形成された寄生ト
ランジスタの効率の減少により、かつ注入された電荷の
大部分を駆動回路には近接して通過しない経路（スクラ
イブライン）を介して接地に向けて収集することによ
り、消散される電力がさらに減少される。シールド効果
はさらに電源電圧に接続された第４の保護構造により完
全にされるが、その第４の保護構造に達する電流のレベ
ルはフライバックポケットとこの高電圧構造との間に配
置された先行の保護構造によってそれまでに減じられる
のであまり消散しない。
このように考えられるこの発明は、そのすべてが発明
の概念の範囲内にある多くの修正および変更が可能であ
る。
特に、すべての４つの構造により形成される保護装置
を用いて制御の結果が達成されるが、より少数の構造お
よびいかなる組合せも提供することが可能であることが
強調されるべきである。さらに、形状および寸法は、要
求に合ったものにし得る。
【図面の簡単な説明】
第１図は、小さい半導体ウェハの断面図であり、先行技
術による保護構造を図解している。 第２図は、この発明による集積回路を収容しているシリ
コンウェハの断面図である。 図において、１はサブストレート、２はエピタキシャル
層、４はポケット、17,18,19および58は絶縁領域、25は
埋込層、26は障壁領域を示す。

Claims (18)

    (57)【特許請求の範囲】
  1. 【請求項１】特に誘導性および容量性負荷のための回路
    を駆動する際にサブストレート内への電荷注入をシール
    ドするための集積装置であって、 第１の導電形式のサブストレート（１）と、 前記第１の導電形式と実質的に反対の第２の導電形式を
    有しかつ前記装置の主表面を規定するように前記サブス
    トレート上に重畳されたエピタキシャル層（２）と、 前記主表面から前記サブストレートまで前記エピタキシ
    ャル層を横切って延在して実質的に前記第１の導電形式
    を有する複数個の絶縁領域（58,17,18,19）とを含み、 これらの絶縁領域は少なくとも１つの絶縁エピタキシャ
    ルフライバックポケット（４）および集積される構成要
    素を収容する少なくとも１つの回路絶縁エピタキシャル
    ポケット（20）を前記エピタキシャル層内に形成し、 前記エピタキシャルフライバックポケット（４）は負荷
    への接続が意図されかつ前記サブストレートとともにフ
    ライバックダイオードを形成し、 前記集積装置は、前記フライバックエピタキシャルポケ
    ット（４）と前記サブストレート（１）との間におい
    て、実質的に前記第２の導電形式の埋込層（25）と実質
    的に前記第２の導電形式の障壁領域（26）とをさらに含
    み、 前記障壁領域は前記埋込層より低濃度にかつエピタキシ
    ャル層より高濃度にドーピングされており、かつ前記埋
    込層（25）の側面のうちで少なくとも前記回路絶縁エピ
    タキシャルポケット（20）に面する側面に接触して横方
    向に延在していることを特徴とする集積装置。
  2. 【請求項２】前記エピタキシャルフライバックポケット
    （４）の範囲を定める絶縁領域（58）は、接地（60）に
    接続されることを特徴とする特許請求の範囲第１項に記
    載の集積装置。
  3. 【請求項３】前記第１の導電形式がＰ型であり、前記第
    ２の導電形式がＮ型であることを特徴とする特許請求の
    範囲第１項または第２項に記載の集積装置。
  4. 【請求項４】特に誘導性および容量性負荷のための回路
    を駆動する際にサブストレート内への電荷注入をシール
    ドするための集積回路であって、 第１の導電形式のサブストレート（１）と、 前記第１の導電形式と実質的に反対の第２の導電形式を
    有しかつ前記装置の主表面を規定するように前記サブス
    トレート上に重畳されたエピタキシャル層（２）と、 前記主表面から前記サブストレートまで前記エピタキシ
    ャル層を横切って延在して実質的に前記第１の導電形式
    を有する複数の絶縁領域（58,17,18,19）とを含み、 これらの絶縁領域は少なくとも１つの絶縁エピタキシャ
    ルフライバックポケット（４）および集積される構成要
    素を収容する少なくとも１つの回路絶縁エピタキシャル
    ポケット（20）を前記エピタキシャル層内に形成し、 前記エピタキシャルフライバックポケット（４）は負荷
    への接続が意図されかつ前記サブストレートとともにフ
    ライバックダイオードを形成し、 前記集積装置は、前記エピタキシャルフライバックポケ
    ット（４）と前記サブストレート（１）との間におい
    て、実質的に前記第２の導電形式の埋込層（25）と実質
    的に前記第２の導電形式の障壁領域（26）とをさらに含
    み、前記障壁領域（26）は前記埋込層より低濃度にかつ
    前記エピタキシャル層より高濃度にドーピングされてお
    り、かつ前記埋込層（25）の側面のうちで少なくとも前
    記回路絶縁エピタキシャルポケット（20）に面する側面
    に接触して横方向に延在しており、 前記エピタキシャルフライバックポケット（４）は、前
    記主表面と前記サブストレート（１）との間において前
    記エピタキシャルフライバックポケット（４）を横切っ
    て延在していて実質的に前記第２の導電形式を有する第
    １の電荷収集領域（29,30）を収容していることを特徴
    とする集積装置。
  5. 【請求項５】前記電荷収集領域のそれぞれは、関連のエ
    ピタキシャルポケット（4,15,16）とサブストレート
    （１）との間に延在する埋込層（29,35,53）と、前記埋
    込層と前記主表面との間に延在するシンカ領域（30,45,
    54）とを含み前記埋込層および前記シンカ領域が前記エ
    ピタキシャルポケットより高濃度のドーピングを有して
    いることを特徴とする特許請求の範囲第４項に記載の集
    積装置。
  6. 【請求項６】前記エピタキシャルフライバックポケット
    （４）の範囲を定める絶縁領域（58）は、接地（60）に
    接続されることを特徴とする特許請求の範囲第４項また
    は第５項に記載の集積装置。
  7. 【請求項７】前記第１の導電形式がＰ型であり、前記第
    ２の導電形式がＮ型であることを特徴とする特許請求の
    範囲第４項ないし第６項のいずれの項に記載された集積
    装置。
  8. 【請求項８】特に誘導性および容量性負荷のための回路
    を駆動する際にサブストレート内への電荷注入をシール
    ドするための集積回路であって、 第１の導電形式のサブストレート（１）と、 前記第１の導電形式と実質的に反対の第２の導電形式を
    有しかつ前記装置の主表面を規定するように前記サブス
    トレート上に重畳されたエピタキシャル層（２）と、 前記主表面から前記サブストレートまで前記エピタキシ
    ャル層を横切って延在して実質的に前記第１の導電形式
    を有する複数の絶縁領域（58,17,18,19）とを含み、 これらの絶縁領域は少なくとも１つの絶縁エピタキシャ
    ルフライバックポケット（４）および集積される構成要
    素を収容する少なくとも１つの回路絶縁エピタキシャル
    ポケット（20）とを前記エピタキシャル層内に形成し、 前記エピタキシャルフライバックポケット（４）は負荷
    への接続が意図されかつ前記サブストレートとともにフ
    ライバックダイオードを形成し、 前記集積装置は、前記エピタキシャルフライバックポケ
    ット（４）と前記サブストレート（１）との間におい
    て、実質的に前記第２の導電形式の埋込層（25）と実質
    的に前記第２の導電形式の障壁領域（26）とをさらに含
    み、 前記障壁領域は前記埋込層より低濃度にかつエピタキシ
    ャル層より高濃度にドーピングされており、かつ前記埋
    込層（25）の側面のうちで少なくとも前記回路絶縁エピ
    タキシャルポケット（20）に面する側面に接して横方向
    に延在しており、 前記エピタキシャルフライバックポケット（４）は、前
    記主表面と前記サブストレート（１）との間において前
    記エピタキシャルフライバックポケット（４）を横切っ
    て延在していて実質的に前記第２の導電形式を有する第
    １の電荷収集領域（29,30）を収容しており、 前記集積装置は、前記エピタキシャルフライバックポケ
    ット（４）と前記回路絶縁エピタキシャルポケット（2
    0）との間に配置された第２の絶縁エピタキシャルポケ
    ット（15）をさらに含み、 前記第２の絶縁エピタキシャルポケット（15）は、前記
    絶縁領域の少なくとも１つ（18）に電気的に接続（50）
    された１つの端子を有する低損失ダイオードを規定する
    ように互いに逆の導電形式を有する領域（36,37,15′,3
    9）を収容し、 前記低損失ダイオードは、前記サブストレート（１）と
    前記主表面との間に延在しかつ前記絶縁領域（18）へ電
    気的に接続される実質的に前記第２の導電形式の第２の
    電荷収集領域（35,45）を含むことを特徴とする集積装
    置。
  9. 【請求項９】前記低損失ダイオードの他方の端子は、前
    記第１の電荷収集領域（29,30）に接続されていること
    を特徴とする特許請求の範囲第８項に記載の集積装置。
  10. 【請求項１０】前記電荷収集領域のそれぞれは、関連の
    エピタキシャルポケット（4,15,16）とサブストレート
    （１）との間に延在する埋込層（29,35,53）と、前記埋
    込層と前記主表面との間に延在するシンカ領域（30,45,
    54）とを含み前記埋込層および前記シンカ領域が前記エ
    ピタキシャルポケットより高濃度のドーピングを有して
    いることを特徴とする特許請求の範囲第８項に記載の集
    積装置。
  11. 【請求項１１】前記低損失ダイオードは、 前記サブストレート（１）と前記第２のエピタキシャル
    ポケット（15）との間に延在していて実質的に前記第２
    の導電形式の埋込層（35）と、 その埋込層（35）と接触して前記第２のエピタキシャル
    ポケット（15）内において延在する実質的に前記第１の
    導電形式の絶縁層（36）と、 その絶縁層（36）と前記主表面との間に延在する実質的
    に前記第１の導電形式の絶縁領域（37）とを含み、 その絶縁層（36）とその絶縁領域（37）は前記第２のエ
    ピタキシャルポケット（15）の一部分（15′）と残余の
    部分と境界を定めて絶縁しかつ前記低損失ダイオードを
    規定する接合を前記一部分（15′）とともに形成し、 前記第２の収集領域は、その絶縁層（36）とその絶縁領
    域（37）の横で前記主表面と前記埋込層（35）との間に
    おいて延在するシンカ層（45）により形成されることを
    特徴とする特許請求の範囲第８項に記載の集積装置。
  12. 【請求項１２】前記エピタキシャルフライバックポケッ
    ト（４）の範囲を定める絶縁領域（58）は、接地（60）
    に接続されることを特徴とする特許請求の範囲第８項な
    いし第11項のいずれかの項に記載された集積装置。
  13. 【請求項１３】前記第１の導電形式がＰ型であり、前記
    第２の導電形式がＮ型であることを特徴とする特許請求
    の範囲第８項ないし第12項のいずれかの項に記載された
    集積装置。
  14. 【請求項１４】特に誘導性および容量性負荷のための回
    路を駆動する際にサブストレート内への電荷注入をシー
    ルドするための集積装置であって、 第１の導電形式のサブストレート（１）と、 前記第１の導電形式と実質的に反対の第２の導電形式を
    有しかつ前記装置の主表面を規定するように前記サブス
    トレート上に重畳されたエピタキシャル層（２）と、 前記主表面から前記サブストレートまで前記エピタキシ
    ャル層を横切って延在して実質的に前記第１の導電形式
    を有する複数の絶縁領域（58,17,18,19）とを含み、 これらの絶縁領域は少なくとも１つの絶縁エピタキシャ
    ルフライバックポケット（４）および集積される構成要
    素を収容する少なくとも１つの回路絶縁エピタキシャル
    ポケット（20）を前記エピタキシャル層内に形成し、 前記エピタキシャルフライバックポケット（４）は負荷
    への接続が意図されかつ前記サブストレートとともにフ
    ライバックダイオードを形成し、 前記集積装置は、前記エピタキシャルフライバックポケ
    ット（４）と前記サブストレート（１）との間におい
    て、実質的に前記第２の導電形式の埋込層（25）と実質
    的に前記第２の導電形式の障壁領域（26）とをさらに含
    み、 前記障壁領域（26）は前記埋込層より低濃度にかつ前記
    エピタキシャル層より高濃度にドーピングされており、
    かつ前記埋込層（25）の側面のうちで少なくとも前記回
    路絶縁エピタキシャルポケット（20）に面する側面に接
    触して横方向に延在し、 前記エピタキシャルフライバックポケット（４）は、前
    記主表面と前記サブストレート（１）との間において前
    記エピタキシャルフライバックポケット（４）を横切っ
    て延在していて実質的に前記第２の導電形式を有する第
    １の電荷収集領域（29,30）を収容しており、 前記集積装置は、前記エピタキシャルフライバックポケ
    ット（４）と前記回路絶縁エピタキシャルポケット（2
    0）との間に配置された第２の絶縁エピタキシャルポケ
    ット（15）をさらに含み、 前記第２のエピタキシャルポケット（15）は、前記絶縁
    領域の少なくとも１つへ電気的に接続（50）された１つ
    の端子を有する低損失ダイオードを規定するように互い
    に逆の導電形式を有する領域（36,37,15′,39）を収容
    し、 前記低損失ダイオードは、前記サブストレート（１）と
    前記主表面との間に延在しかつ前記絶縁領域（18）へ電
    気的に接続される実質的に前記第２の導電形式の第２の
    電荷収集領域（35,45）を含み、 前記集積装置は、前記フライバックエピタキシャルポケ
    ット（４）と前記回路絶縁エピタキシャルポケット（2
    0）との間に配置された第３の絶縁エピタキシャルポケ
    ット（16）をさらに含み、 前記第３の絶縁エピタキシャルポケット（16）は、前記
    サブストレート（１）と前記主表面との間に前記第３の
    エピタキシャルポケット（16）を横切って延在する実質
    的に前記第２の導電形式の第３の電荷収集領域（53ない
    し55）を収容し、その収集領域は回路基準電圧（Vcc）
    に接続されていることを特徴とする集積装置。
  15. 【請求項１５】前記第３の絶縁エピタキシャルポケット
    （16）は、前記第２の絶縁ポケット（15）と前記回路絶
    縁エピタキシャルポケット（20）との間に配置されるこ
    とを特徴とする特許請求の範囲第14項に記載の集積装
    置。
  16. 【請求項１６】前記電荷収集領域のそれぞれは、関連の
    エピタキシャルポケット（4,15,16）とサブストレート
    （１）との間に延在する埋込層（29,35,53）と、前記埋
    込層と前記主表面との間に延在するシンカ領域（30,45,
    54）とを含み前記埋込層および前記シンカ領域が前記エ
    ピタキシャルポケットより高濃度のドーピングを有して
    いることを特徴とする特許請求の範囲第14項に記載の集
    積装置。
  17. 【請求項１７】前記エピタキシャルフライバックポケッ
    ト（４）の範囲を定める絶縁領域（58）は、接地（60）
    に接続されることを特徴とする特許請求の範囲第14項な
    いし第16項のいずれかの項に記載された集積装置。
  18. 【請求項１８】前記第１の導電形式がＰ型であり、前記
    第２の導電形式がＮ型であることを特徴とする特許請求
    の範囲第14項ないし第17項のいずれかの項に記載された
    集積装置。
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