JPH0626242B2 - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPH0626242B2
JPH0626242B2 JP58229431A JP22943183A JPH0626242B2 JP H0626242 B2 JPH0626242 B2 JP H0626242B2 JP 58229431 A JP58229431 A JP 58229431A JP 22943183 A JP22943183 A JP 22943183A JP H0626242 B2 JPH0626242 B2 JP H0626242B2
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Description

【発明の詳細な説明】 (a) 発明の技術分野 本発明は半導体集積回路装置、特に化合物半導体基体に
バイポーラトランジスタ素子と電界効果トランジスタ素
子とが混載されて、回路の最適化、性能の向上が推進さ
れる半導体集積回路装置に関する。
(b) 技術の背景 マイクロエレクトロニクスは現代産業進展の基盤とな
り、また社会生活に大きな影響を与えている。現在この
マイクロエレクトロニクスの主役はトランジスタから超
大規模集積回路装置に至るシリコン（Si）半導体装置で
あって、トランジスタ素子の微細化を推進して特性の向
上と集積度の増大が達成されている。
更にシリコンの物性に基づく限界をこえる動作速度の向
上、消費電力の低減などを実現するために、キャリアの
移動度がシリコンより大きい砒化ガリウム（GaＡs）な
どの化合物半導体を用いる半導体装置が開発されてい
る。
化合物半導体を用いるトラジスタとしては、その製造工
程が簡単であるなどの理由によって電界効果トランジス
タ（以下ＦＥＴと略称する）の開発が先行しており、特
にショットキーバリア形ＦＥＴ及び接合ゲートＦＥＴが
主流となっている。
これらの従来の構造のSi もしくはＧaAs等の半導体装置
においては、キャリアは不純物イオンが存在している半
導体空間内を移動する。この移動に際してキャリアは格
子振動および不純物イオンによって散乱を受けるが、格
子振動による散乱の確率を小さくするために温度を低下
させると不純物イオンによる散乱の確率が大きくなり、
キャリアの移動度はこれによって制限される。
この不純物イオン散乱効果を排除するために、不純物が
添加される領域とキャリアが移動する領域とをヘテロ接
合界面によって空間的に分離して、特に低温におけるキ
ャリアの移動度を増大せしめたヘテロ接合電界効果トラ
ンジスタ（以下ヘテロ接合ＦＥＴと略称する）によって
一層の高速化が実現されている。
化合物半導体を用いたトランジスタとしては以上説明し
た如くＦＥＴが現在主流となって、高速化、高集積化が
進められている。しかしながら化合物半導体装置の製造
プロセスの進歩などに伴ってバイポーラトランジスタも
開発が進められて、化合物半導体バイポーラトランジス
タについても既に多くの提案がなされている。
化合物半導体バイポーラトランジスタでは、化合物半導
体のエピタキシャル成長方法として分子線エピタキシャ
ル成長方法（以下ＭＢＥ法と略称する）或いは有機金属
熱分解気相成長方法（以下MOCVD法と略称する）が開発
されたことによってその実現が可能となった、ヘテロ接
合バイポーラトランジスタが期待されている。
ヘテロ接合バイポーラトランジスタでは、少なくともエ
ミッタ領域をベース領域より禁制帯幅が大きい半導体に
よって構成して、ヘテロ接合界面におけるエネルギー帯
の差によって電子と正孔との流れが相互に独立して制御
できる構造とし、電流注入効率の増大、エミッタキャパ
シタンス、ベース抵抗の減少などの効果を得ている。
(c) 従来技術と問題点 １枚の半導体基板上に多数のトランジスタ素子等を設け
てこれらの素子を結合した半導体集積回路装置は、半導
体材料にシリコンを用いて既に優れた成果が得られてい
る。すなわちこの様な集積化によって、(イ)小形化，低
電力化，(ロ)高機能化，(ハ)高速化、(ニ)高信頼度化，(ホ)
機能当りの価格低下などの効果が得られ、これらの効果
は集積度の増大によって更に拡大されている。
シリコン半導体集積回路装置では、その素子に与える機
能，特性等に即して選択された導電型或いは不純物濃度
等の領域が設けられているが、これらの領域は一般に均
等なシリコン単結晶に形成されている。これらの事情
は、同一基板上にＦＥＴとバイポーラトランジスタ或い
はこれと同様な構成を有する保護回路素子等を集積する
場合においても同様である。
シリコン半導体装置の限界をこえる性能を追求する化合
物半導体装置についても、先に述べた各トランジスタ素
子の集積回路化が素子の開発と並行して進められてい
る。しかしながら従来のこれらの化合物半導体集積回路
装置は同等な構成を有するトランジスタ素子のみで構成
されており、ＦＥＴ素子によって構成される集積回路装
置については例えばその出力回路の電流駆動能力の増大
が問題であるなど、隘路の打開が必要な状況にある。
(d) 発明の目的 本発明は、先に説明した如き制約をこえて使用目的に対
する適応が進められる化合物半導体集積回路装置を提供
することを目的とする。
(e) 発明の構成 本発明の前記目的は、(1)化合物半導体基板上の第１の
領域に順次積層された第１導電型の第１半導体層、第２
導電型の第２半導体層および第１導電型の第３半導体層
からなり、該第２半導体層をベース層とするバイポーラ
トラジスタと、同一化合物半導体基板上の第２の領域に
順次積層された前記第１半導体層、第２半導体層及び第
３半導体層からなり、該第３半導体層をチャネル層とす
る電界効果トランジスタと、前記第１の領域と第２の領
域との間には、両領域上の半導体層を電気的に分離する
素子分離領域となる溝を有することを特徴とする半導体
集積回路装置、又は(2)化合物半導体基板上の第１の領
域に順次積層された第１導電型の第１半導体層、第２導
電型の第２半導体層および第１導電型の第３半導体層か
らなり、該第２半導体層をベース層とするバイポーラト
ランジスタと、同一化合物半導体基板上の第２の領域に
順次積層された前記第１半導体層、第２半導体層からな
り、該第２半導体層をチャネル層とする電界効果トラン
ジスタと、前記第１の領域と第２の領域との間には、両
領域上の半導体層を電気的に分離する素子分離領域とな
る溝を有することを特徴とする半導体集積回路装置、あ
るいは(3)化合物半導体基板上の第１の領域に順次積層
された第１半導体層、第１導電型であって該第１半導体
層よりも電子親和力の小さい第２半導体層、第２導電型
の第３半導体層および第１導電型の第４半導体層からな
り、該第３半導体層をベース層とするバイポーラトラン
ジスタと、同一化合物半導体基板上の第２の領域に順次
積層された前記第１半導体層および第２半導体層からな
り、該第１半導体層をチャネル層とし、該第２半導体層
をキャリア供給層とする電界効果トランジスタと、前記
第１の領域と第２の領域との間には、両領域上の半導体
層を電気的に分離する素子分離領域となる溝を有するこ
とを特徴とする半導体集積回路装置により達成すること
ができる。
すなわち本発明の半導体集積回路装置は、ヘテロ接合を
有するn−p−n又はp−n−p３層構成の化合物半導体層を
共用して、ヘテロ接合バイポーラトランジスタ素子とＦ
ＥＴ素子とを設ける。なお前記半導体層のうちｎ型半導
体層が、ＦＥＴ素子のチャネル層又はヘテロ接合ＦＥＴ
素子の２次元電子ガスを生成する電子供給層に用いられ
る。
(f) 発明の実施例 以下本発明を実施例により図面を参照して具体的に説明
する。
第１図は本発明の第１の実施例を示す模式断面図であ
り、領域Ｆにショットキバリア形ＥＦＴ素子、領域Ｂに
n−p−nヘテロ接合バイポーラトラジスタ素子が設けら
れている。
本実施例においては、半絶縁性GaＡs基板１１上に下記
の３層の半導体層が例えばＭＢＥ法によって連続して成
長されている。すなわち、第１の半導体層はｎ型のＡlx
Ｇa1−xＡs層１２であり、例えばAl の組成比ｘ＝０．
３，シリコン（Si）をドープして、不純物濃度２×１０
18〔cm-3〕，厚さ200〔ｎｍ〕程度とする。第２の半導
体層はp型のＧaＡs層１３であり、例えばベリリウム（B
e）をドープして不純物濃度１×１０19〔cm-3〕，厚さ1
00〔ｎｍ〕程度とする。また第３の半導体層はｎ型のＧ
aＡs層１４であり、例えば不純物濃度１×１０17〔c
m-3〕，厚さ２００〔ｎｍ〕程度とする。なお第１の半
導体層と基板との間にバッファ層としてｉ型ＧaＡs層を
介在させてもよい。
本実施例においては、ヘテロ接合バイポーラトランジス
タ素子については、エミッタ領域をｎ型ＡlＧaＡs層１
２，ベース領域をＰ型ＧaＡs層１３，コレクタ領域をｎ
型ＧaＡs層１４に設定し、またＦＥＴ素子としては、チ
ャネル層をｎ型ＧaＡs層１４に有するショットキバリア
形ＦＥＴを形成する。
前記半導体基体に対して、素子間分離及びバイポーラト
ランジスタの各領域形成を行なう。本実施例において
は、素子間分離は半絶縁性ＧaＡs基板１１に達するメサ
形エッチングとし、バイポーラトランジスタの各領域形
成と同様に化学エッチング法を適用している。
本実施例において、オーミック接触電極のうちｎ型半導
体層に対するものにエミッタ電極１６，コレクタ電極１
８及びソース電極、ドレイン電極２０があり、ｐ型半導
体層に対するものにベース電極１７がある。これらの電
極は何れも従来技術によって形成することが可能であ
り、本実施例においては、まずｎ型半導体層上の前記オ
ーミック接触電極を金・ゲルマニウム／金（ＡuＧe／Ａ
u）によって配設して温度450〔℃〕程度の合金化熱処理
を行ない、次いでｐ型半導体層上のベース電極１７を金
／亜鉛（Ａu／Ｚu）によって配設して温度350〔℃〕程
度の合金化熱処理を行なっている。次いでゲート電極１
９を従来技術により、チタン/白金／金(Ｔi／Ｐt／Ａu)
を用いて配設している。
以上説明した実施例において、ヘテロ接合バイポーラト
ランジスタ素子についてはエミッタ接地小信号電流増幅
率hfe≒200，ＦＥＴ素子については相互コンダクタンス
ｇｍがゲート幅１〔mm〕換算１００〔ｍｓ〕が得られて
いる。
次に第２図は本発明の第２の実施例を示す模式断面図で
あり、領域Ｆに接合ゲートＦＥＴ素子、領域Ｂにp−n−
pヘテロ接合バイポーラトランジスタ素子が設けられて
いる。
本実施例においては、半絶縁性ＧaＡs基板３１上に下記
の３層の半導体層が連続して成長されている。すなわ
ち、第１の半導体層はｐ型のＡlxＧa1−xＡs層３２であ
り、例えばＡｌの組成比x＝０．３，Beをドープして不
純物濃度２×１０17〔cm-3〕，厚さ２００〔ｎｍ〕程度
とする。第２の半導体層はｎ型のＧaＡs層３３であり、
例えばSi をドープして不純物濃度１×１０18〔c
m-3〕，厚さ５０〔ｎｍ〕程度とする。第３の半導体層
はｐ型のＡlxＧal−xＡs層３４であり、例えば３２と同
等とする。
本実施例においては、ヘテロ接合バイポーラトランジス
タ素子については、コレクタ領域をｐ型ＡlＧaＡs層３
２、ベース領域をｎ型ＧaＡs層３３，エミッタ領域をｐ
型ＡlＧaＡs層３４に設定して、ダブルヘテロ接合形と
している。またＦＥＴ素子は、チャネル層をｎ型ＧaＡs
層３３とし、ｐ型AlＧaＡs層３２及び３４でこれを挾ん
で制御する接合ゲートが構成されている。
この接合ゲートＦＥＴを形成するために、バイポーラト
ランジスタ素子のエミッタ領域をｐ型AlＧaＡs層３４に
形成する選択的エッチング工程において、ＦＥＴ素子形
成領域においてもｐ型AlGaＡs層３４の選択的エッチン
グを行ない、ソース電極及びドレイン電極４０はベース
電極３７と同時にそれぞれｎ型ＧaＡs層３３上に配設さ
れる。
またゲート電極３９はｐ型ＡlＧaＡs層３４にオーミッ
ク接触するものであり、エミッタ電極３６及びコレクタ
電極３８と同時に例えばＡu／Ｚnによって形成すること
ができる。
なおＦＥＴ素子は前記接合ゲート構造に代えてショット
キバリア形としてもよい。そのためには前記選択的エッ
チング工程においてＦＥＴ素子形成領域のｐ型ＡlＧaＡ
s層３４を全部除去して、前記第１の実施例と同様に各
電極を配設する。
更に第３図は本発明の第３の実施例を示す模式断面図で
あり、領域Ｆにヘテロ接合ＦＥＴ素子、領域Ｂにn−p−
nヘテロ接合バイポーラトランジスタ素子が設けられて
いる。
本実施例においては、半絶縁性ＧaＡs基板51上に、まず
ノンドープのＧaＡs層５５が例えば厚さ３００〔ｎｍ〕
程度に成長され、次いで前記第１の実施例と同様に、ｎ
型のＡlxＧa1−xＡs層５２が例えばSi をドープして不
純物濃度２×１０18〔cm-3〕，厚さ２００〔ｎｍ〕程度
に、ｐ型のＧaAs層５３が例えばBe をドープして不純物
濃度１×１０19〔cm-3〕，厚さ１００〔ｎｍ〕程度に、
ｎ型のＧaＡs層５４が例えば不純物濃度１×１０17〔cm
-3〕，厚さ２００〔ｎｍ〕程度に成長されている。
本実施例のヘテロ接合バイポーラトランジスタ素子は前
記第１の実施例と同一としている。ＦＥＴ素子はｎ型Ａ
lＧaＡs層５２からノンドープのＧaＡs層５５に遷移す
る電子によって生成される２次元電子ガス５５Ａをゲー
トチャンネルとするヘテロ接合ＦＥＴである。
ヘテロ接合ＦＥＴ形成領域においては、バイポーラトラ
ンジスタ素子のベース領域を形成する選択的エッチング
工程において、ｎ型ＧaＡs層５４及びｐ型ＧaＡs層５３
が除去されて、ヘテロ接合ＦＥＴの従来技術によりゲー
ト電極５９が例えばＴi／Ｐt／Ａuにより、またソース
電極及びドレイン電極６０が例えばＡuＧe／Ａuによっ
てｎ型ＡlＧａＡs層５２に接して配設されている。
以上詳細に説明した如く、ヘテロ接合バイポーラトラン
ジスタ素子とＦＥＴ素子とを同一化合物半導体基体に集
積化することは、ヘテロ接合を含んでn−p−n又はp−n
−p３層構成の半導体層を両素子に共用することによっ
て、構造及び製造プロセス上矛盾することなく実現する
ことができる。
化合物半導体トランジスタのうち、ＦＥＴがバイポーラ
トランジスタより大きく先行している現在においては、
低消費電力、高速度が得られているＦＥＴ素子が主力と
なり、例えば電流駆動能力がＦＥＴ素子では不足である
出力回路等にヘテロ接合バイポーラトランジスタが選択
されることによって、化合物半導体集積回路装置の最適
化を進めることができる。
なお、ヘテロ接合バイポーラントラジスタは動作速度等
の特性の向上に大きい可能性を有しており、その今後の
進歩によってＦＥＴとの選択の分岐点が移動することが
予想される。
(g) 発明の効果 以上説明した如く本発明によれば、化合物半導体集積回
路装置にＦＥＴとヘテロ接合バイポーラトランジスタと
を混載することが容易に実現されて、集積回路装置の最
適化，性能の向上を大幅に推進することができる。
【図面の簡単な説明】
第１図，第２図及び第３図はそれぞれ本発明の実施例を
示す模式断面図である。 図において、１１，３１及び５１は半絶縁性ＧaＡs 基
板、１２及び５２はｎ型ＡlＧaＡs層、１３はｐ型ＧaＡ
s層、１４，３３及び５４はｎ型ＧaAs層、３２及び３４
はｐ型ＡlＧaＡs層，５５はノンドープのＧaＡs層，５
５Ａは２次元電子ガス、１６，３６及び５６はエミッタ
又はコレクタ電極１７，３７及び５７はベース電極、１
８，３８及び５８はコレクタ又はエミッタ電極、１９，
３９及び５９はゲート電極、２０，４０及び６０はソー
ス電極及びドレイン電極を示す。

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】化合物半導体基板上の第１の領域に順次積
    層された第１導電型の第１半導体層、第２導電型の第２
    半導体層および第１導電型の第３半導体層からなり、該
    第２半導体層をベース層とするバイポーラトラジスタ
    と、 同一化合物半導体基板上の第２の領域に順次積層された
    前記第１半導体層、第２半導体層及び第３半導体層から
    なり、該第３半導体層をチャネル層とする電界効果トラ
    ンジスタと、 前記第１の領域と第２の領域との間には、両領域上の半
    導体層を電気的に分離する素子分離領域となる溝を有す
    ることを特徴とする半導体集積回路装置。
  2. 【請求項２】化合物半導体基板上の第１の領域に順次積
    層された第１導電型の第１半導体層、第２導電型の第２
    半導体層および第１導電型の第３半導体層からなり、該
    第２半導体層をベース層とするバイポーラトラジスタ
    と、 同一化合物半導体基板上の第２の領域に順次積層された
    前記第１半導体層、第２半導体層からなり、該第２半導
    体層をチャネル層とする電界効果トランジスタと、 前記第１の領域と第２の領域との間には、両領域上の半
    導体層を電気的に分離する素子分離領域となる溝を有す
    ることを特徴とする半導体集積回路装置。
  3. 【請求項３】化合物半導体基板上の第１の領域に順次積
    層された第１半導体層、第１導電型であって該第１半導
    体層よりも電子親和力の小さい第２半導体層、第２導電
    型の第３半導体層および第１導電型の第４半導体層から
    なり、該第３半導体層をベース層とするバイポーラトラ
    ンジスタと、 同一化合物半導体基板上の第２の領域に順次積層された
    前記第１導体層および第２半導体層からなり、該第１半
    導体層をチャネル層とし、該第２半導体層をキャリア供
    給層とする電界効果トランジスタと、 前記第１の領域と第２の領域との間には、両領域上の半
    導体層を電気的に分離する素子分離領域となる溝を有す
    ることを特徴とする半導体集積回路装置。
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