JPS60120551A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS60120551A
JPS60120551A JP58229431A JP22943183A JPS60120551A JP S60120551 A JPS60120551 A JP S60120551A JP 58229431 A JP58229431 A JP 58229431A JP 22943183 A JP22943183 A JP 22943183A JP S60120551 A JPS60120551 A JP S60120551A
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semiconductor layer
semiconductor
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （ａｌ　発明の技術分野 本発明は半導体集積回路装置、特に化合物半導体基体に
バイポーラトランジスタ素子と電界効果トランジスタ素
子とが混載されて、回路の最適化、性能の向上が推進さ
れる半導体集積回路装置に関する。
（ｂｌ　技術の背景 マイクロエレクトロニクスは現代産業進展の基盤となり
、また社会生活に大きな影響を与えている。現在このマ
イクロエレクトロニクスの主役はトランジスタから超大
規模集積回路装置に至るシリコン（Ｓｌ）半導体装置で
あって、トランジスタ素子の微細化を推進して特性の向
上と集積度の増大が達成されている。
更にシリコンの物性に基づく限界乞こえる動作速度の向
上、消費電力の低減などン実現するために、キャリアの
移動度がシリコンより大きい砒化ガリウム（ＧａＡｓ）
などの化合物半導体を用いる半導体装置が開発されてい
る。
化合物半導体を用いるトランジスタとしては、その製造
工程が簡単であるなどの理由によって電界効果トランジ
スタ（以下ＦＥＴと略称する）の開発が先行しており、
特にショットキーバリア形ＦＥＴ及び接合ゲー１−　Ｆ
ＥＴが主流となっている。
これらの従来の構造のＳｉもしくはＧａＡｓ等の半導体
装置においては、キャリアは不純物イオンが脊圧してい
る半導体空間内を移動する。この移動に際してキャリア
は格子振動および不純物イオンによって散乱乞受けるが
、格子振動による散乱の確率を小さくするブこめに温度
を低下させると不純物イオンによる散乱の確率が大きく
なり、キャリアの移動度はこれによって制限される。
この不純物イオン散乱効果を排除するために、不純物が
添加される領域とキャリアが移動す・る領域とをへテロ
接合界面によって空間的に分離して、特に低温における
キャリアの移動度乞増大せしめたベテロ接合電界効果ト
ランジスタ（以下へテロ接合ＦＥＴと略称する）によっ
て−１１Ｉｌｌの高速化が実現されている。
化合物半導体ヲ用いたトランジスタとしては以上説明し
た如＜　ＦＥＴが現在主流となって、高速化、高集積化
が進められている。しかしながら化合物半導体装置の製
造プロセスの進歩などに伴ってバイポーラトランジスタ
も開発が進められて、化合物半導体バイポーラトランジ
スタについても既に多くの提案がなされている。
化合物半導体バイポーラトランジスタでは、化什物半導
体のエピタキシャル成長方法として分子線エピタキシャ
ル成長方法（以ＦＭＢＥ法と略称する）或いは有機金属
熱分解気相成長方法（以下ＭＯＣＶｐ法と略称する）が
開発されたことによってその実現が可能となった、ヘテ
ロ接合バイポーラトランジスタが期待されている。
ヘテロ接合バイポーラトランジスタでは、少なくともエ
ミッタ領域をベース領域より禁制帯幅か大きい半導体に
よって構成して、ヘテロ接合界面におけるエネルギー帯
の差によって電子と正孔との流れが相互に独立して制御
できる構造とし、電流注入効率の増大、エミッタキャパ
シタンス、ベース抵抗の減少などの効果を得ている。
ｆｃｌ　従来技術と問題点 １枚の＃導体基板上に多数のトランジスタ累子臂ｒ乞設
けてこれらの素子ケ結合した半導体集積回路装置ｆ目、
半導体材料にシリコン欠相いて既に汲れた成果が得られ
ている。すなわちこの様な集積、１化によって、（イ）
小形化、低電力化、（ロ）高機能化。
（ハ）高速化、に）高信頼度化、（ホ）機能当りの価格
像下などの効果が得られ、これらの効果は集積度の増大
によって更に拡大されている。
シリコン半導体集積回路装置では、その素子に与える機
能、特性等に即して選択された導電型或いは不純物濃度
等の領域が設けられているが、これらの領域は一般に均
等なシリコン単結晶に形成−されている。これらの事情
は、同一基板上に”ＥＴとバイポーラトランジスタ或い
はこれと同様な構成を有する保護回路素子等娑集積する
場合においても同様である。
シリコン半導体装置の限界ンこえる性能ン追求する化合
物半導体装置についても、先に述・＜た各トランジスタ
素子の集積回路化が素子の開発と並行して進められてい
る。しかしながら従来のこれらの化合物半導体集積回路
装置は同等な構成ン有するトランジスタ素子のみで構成
されており、ＦＥＴ素子によって構成される集積回路装
置については例えばその出力回路の電流駆動能力の増大
が問題であるなと、隘路の打開が必要な状況にある０ｆ
ｄｌ　発明の目的 本発明は、先に説明した如き制約Ｚこえて使用目的に対
する適応が進められる化合物半導体集積回路装置を提供
することケ目的とする。
ｔｅｌ　発明の構成 本発明の前記目的は、化合物半導体基板上に、第１の導
電型を有する第１の半導体層と、該第１の半導体層の上
面に接して第２の導電型を有する肖１，２の半導体層と
、該第２の半導体層の上面に接して第１の導′ｆｌｉ型
を有する第３の半導体層とχ備えて、前記第２の半導体
層ケベース領域とし、かつ該第２の半導体ｊ−より禁制
帯幅が大きい前記第１又＆−１嶋３の半導体鳩ケエミッ
タ領域とするバイポーラトランジスタ素子と、前記第１
．第２及び紀３の何れかの半導体層をチャネル層又はチ
ャネル層への電子供給層とする電界効果トランジスタ素
子とが設けられてなる半導体集積回路装置により達成さ
れる。
本発明の実施態様としては、例えば、 （１）前記第１の導電型がｎ型、前記第２の導電型がｐ
型であって、前記電界効果トランジスタ素子のチャネル
層を前記第３の半導体４ｍとした半導体集積回路装置。
ｆｌｌｌ　前記第１の導電型がｐｍｖ前記第２の導電型
がｎ型であって、前記電界効果トランジスタ素子のチャ
ネル層を前記第２の半導体層とした半導体集積回路装置
。
Ｇ１１）前記第１の導電型がｎ型、前記第２の導電型が
ｐｍであり、かつ前記第１の半導体層の下面に接して該
第１の半導体層より電子親和力が大きい第４の半導体層
を備えて、該第１の半導体層から該第４の半導体層に遷
移する電子によって生成される２次元電子ガスンチャ不
ルノーとして、前記電界効果トランジスタ素子が形成さ
れてなる半導体集積回路装置。などがあげられる。
すなわち本発明の半導体集積回路装置は、ヘテロ接合Ｚ
有するｎ　−ｐ　−ｎ又はｐ　−ｎ　−ｐ　３層構成の
化合物半導体層χ共用して、ペテロ接合バイポーラトラ
ンジスタ素子とＦＥＴ素子とを設ける。
なお前記半導体層のうちｎ型半導体層が、ＦＥＴ素子の
チャネル層又はヘテロ接合ＦＥ’Ｉ’素子の２次元電子
ガス乞生成する電子供給層に用いられる。
ｆｆｊ　発明の実施例 岬下本発明ケ実施例により図面ケ参照して具体的に説明
する。
第１図は本発明の第１の実施例Ｚ示す模式断面図であり
、領域Ｆにショットキバリア形ＦＥＴ　素子、領域ＢＩ
Ｃｎ−ｐ−ｎヘテロ接合バイポーラトランジスタ素子が
設けられている。
本実施例においては、半絶縁性Ｇ　ａ　Ａ　ｓ基板ｌｌ
上に下記の３層の半導体層が例えばＭＢＥＵＣよって連
続して成長されている。すなわち、第１の半導体層はｎ
型のＡ　Ｉ　ｘＧａ　１−ｘ　Ａｓ　ｆｆｊ　１２であ
り、例えばＡＩの組成比ｘ　”　０．３　＋シリコン（
Ｓｉ）をドープしＣ１不純物濃度２Ｘ１０　Ｃｃｒｎ　
〕、厚Ｃ２Ｃ２００（ｎ程度とする。第２の半導体層は
ｐ型のＧａｐ、ｓ）＠１３であり、例えばベリリウム（
Ｂｅ）ｉドープして不純物濃度Ｉ　Ｘ　１０１９（ｃｍ
　３）　、厚さ１０１００（ｎ程度とする。ま１こ第３
の半導体層はｎ型のＧａＡｓ１ｉ　１４であり、例えは
不純物濃度ＩＸＩＯ１７（（ｍ−３）、厚さ２００（ｎ
ｍ）程度とする。なお第１の半導体層と基板との間にバ
ッファ層としてｉ型ＧａＡｓ層ン介在させてもよい。
本実施例においては、ペテロ接合バイポーラトランジス
タ素子については、エミッタ領域Ｙｎ型ＡｌＧａＡｓ１
ｉ　１２　、ベース領域ｔＰ型ＧａＡｓ７輪１３゜コレ
クタ領域Ｙｎ型ＧａＡｓ層１４に設定し、またＦＥＴ　
素子としては、チャネル層乞ｎｍＧａＡｓ層１４に有す
るショットキバリア形ＦＥＴ　Ｙ形成する。
前記半導体基体に対して、素子間分離及びバイポーラト
ランジスタの各領域形成を行なう。本実施例においては
、素子間分離は半絶縁性ＧａＡｓ基板１１１Ｃ達するメ
サ形エツチングとし、バイポーラトランジスタの各領域
形成と同様に化学エツチング法を適用している。
本実施例において、オーミック接触ｋｍのうちｎｆｉ半
導体層に対するものにエミッタ′電極１６゜コレクタ電
極１８及びソース電極、ドレイン電極２０があり、ｐ型
半導体層に対するものにベース電極１７がある。これら
の電極は何れも従来技術によって形成することが可能で
あり、本実施例において目５、まずｎ型半導体層上の前
記オーミック接触電極を金・ゲルマニウム／金（ＡｕＧ
ｅ／Ａｕ）によって配設して温度４５０　（℃）程度の
合金化熱処理乞行ない、次いでｐ型半導体層上のベース
電極１７”ｌ金／亜鉛（Ａｕ／Ｚｕ）によって配設して
温度３５０［℃）程度の合金化熱処理を行なっている。
次いでゲート％Ｌ極１９を従来技術により、チタン／白
金／金（Ｔｉ／Ｐｔ／Ａｕ）２用いて配設している。
以上説明した実施例において、ヘテロ接合バイポーラト
ランジスタ素子についてはエミッタ接地／」・信号電流
増幅率ｈｆｅ勾２００．ＦＥＴ素子については相互コン
ダクタンスｇｌｎがゲート幅１〔玉〕換：Ｍ：Ｉ　００
（専Ｓ〕が得られている。
次に第２図は本発明の第２の実施例を示す模式断面図で
あり、領域Ｆに接合ゲートＦＥＴ素子、領域ＢｉＣｐ−
ｎ−ｐへテロ接合バイポーラトランジスタ素子が設けら
れている。
本実施例においては、半絶縁性ＧａＡｓ基板３１上に下
記の３層の半導体層が連続して成長されている。すなわ
ち、第１の半導体層はｐ型のＡｌＸＧａ１−ｘＡｓ層３
２であり、例えばＡＩの組成比Ｘ−０，３、Ｂｅｄドー
゛ブして不純物濃度２　Ｘ　１０”（ｃｍ　”Ｊ。
厚さＺＯＯ（ｎｍ）程度とする。第２の半導体層はｎ　
型（Ｄ　Ｇ　ａ　Ａ　ｓ層３３であり、例えばＳｉをド
ーブシテ不純ｅｌｌｌｉ　Ｉ　Ｘ　］　０１８（Ｃｒｒ
Ｌ−３〕、厚さ５０（ｎｍ〕＠厩とする。第３の半導体
層はｐ型のＡｌｘＧａ１−ｘＡｓ層３４であり、例えば
３２と同等とする。
本実施例においては、ヘテロ接合バイポーラトランジス
タ素子については、コレクタ領域ｖｐ型ＡＩＧａＡｓ）
脅３２、ベース領域ｉｎ型ＧａＡｓ層３３゜エミッタ領
域ＹＰ型ＡｌＧａＡｓ層３４に設定して、タフルへテロ
接合形としている。またＦＥＴ索子は、チャネル層’ｖ
ｎ型ＧａＡｓ１ｍ３３とし、ｐ型ＡｌＧａＡｓ層３２及
び３４でこれを挾んで制御する接合ケートが構成されて
いる。
この接合ケートＦＥＴ　’ｒ影形成るために、バイポー
ラトランジスタ素子のエミッタ領域Ｙｐ島ｌＧａＡｓ層
３４に形成する選択的エツチング工程において、ＦＥＴ
素子形成領域においてもｎ型ＡｌＧａＡｓ層３４の選択
的エツチング７行ない、ソース電極及びドレイン電極４
０はベース電極３７と同時にそれぞれｎ型ＧａＡｓ層３
３上に配設される。
またゲート電極３９はｎ型ＡｌＧａＡｓ層３４にオーミ
ック接触するものであり、エミッタ′Ｋ１３６及びコレ
クタ電極３８と同時に例えばＡｕ／Ｚｎによって形成す
ることができる。
なおＦ’ＥＴ素子は前記接合ゲート構造に代えてンヨッ
トキバリア形としてもよい。そのためには前記選択的エ
ツチング工程においてＦＥＴ素子形成領域のｎ型ＡｌＧ
ａＡｓ層３４を全部除去して、前記第１の実施例と同様
に各旬、極を配設する。
更に第３図は本発明の第３の実施例を示す模式断１Ｔｔ
１図であり、領域Ｆにヘテロ接合ＦＥＴ素子、領域Ｂｉ
Ｃｎ−ｐ−ｎへテロ接合バイポーラトランジスタ素子が
設けられている。
本実施例においては、半絶縁性ＧａＡｓ基板５１上に、
まずノンドープのＧａＡｓ層５５が例えは厚さ３００（
ｎｍ）程度に成長され、次いで前記Ｍｌの実施例と同様
に、ｎ型のＡｌｘＧａ１−ｘＡｓ層５２が例えばＳｉ乞
ドープして不純物濃度２×１１０１８Ｃ”）、厚ざ２０
０（ｎｍ）程度に、ｐ型のＧａＡｓ層５３が例えばＢｅ
′ｆｔドープして不純物濃１更１×１０　〔儂　〕、厚
さ１００　、（ｎｍ）程度に、ｒｒ型のＧａＡｓ　ＩＯ
２５４が例えば不純物礎；Ｋ　１ｘ　１ｏ１７ＣＣｒｎ
−３〕、Ｒ−さ２００　（ｎｍ）　程度に成長されてい
る０ 本実施例のへゾロ接合バイポーラトランジスタ素子は前
記第１の実施例と同一としている。Ｆ″ＥＴＥＴ素子Ａ
ｌＧａＡｓ層５２からノンドープのＧａＡｓ／傷５５に
遷移する電子によって生成される２次元市、子カス５５
Ａ’ｆゲートチャンネルとづるヘテロ接合ＦＥＴである
。
ヘテロ接合ＦＥＴ形成領域においては、バイポーラトラ
ンジスタ素子のベース領域を形成する選択的エツチング
工程において、ｎ型ＧａＡｓ層５４及びｐ型ＧａＡｓ層
５３が除去されて、ヘテｏ　４５合ＦＥＴ　の従来技術
によりゲート電極５９が例えば’ｌ’ｉ／Ｐｔ／Ａｕに
より、またソース電極及びドレイン電極６０が例えばＡ
ｕＧｅ／Ａｕによってｎ型ＡＩＧ　ａ　Ａｓ　１ｍ　５
２に接して配設されている。
以上詳細に説明した如（、ヘテロ接合バイポーラトラン
ジスタ素子とＦＥＴ素子とン同−化合物半導体基体に集
積化することは、ヘテロ接合７含んでｎ　−ｐ　−Ｈ又
はＩ）−ｎ−９３層構成の半導体層ン画素子に共用する
ことＶこよって、構造及び製造プロセス上矛盾すること
なく実現することかできろ。
化合物半導体トランジスタのうち、ＦＢ、’ｌ’がバイ
ポーラ１−ランンスタより大きく先行している現在にお
いては、低消費電力、尚速腿が得られているＦＥＴ素子
が主力となり、例えはａ流駆動能力がＦ’ＥＴ素子では
不足である出力回路等にペテＯ接合ハイポープトランン
スタか選択されることによりＣ１化付物半専体集稙回路
装７ｔｙ）最適化を進めることができる。
ｆｌＡ。、ヘデロ接曾バイポーラトランジスタは動作速
度等の特性の向上に大きい可油性乞有しており、その今
後の進歩によってＦ’ＥＴとの選択の分岐点が移動ラー
ることか予想される。
（ｇｌ　発明の詳細 な説明した如く本発明によれば、化合物半導体集積回路
装置にＦＥＴとへテロ接合バイポーラトランジスタとン
混載することか容易に芙現されて、集積回路装置の最適
化、性能の向上ン犬幅に推進することができる。
【図面の簡単な説明】
第１図、第２図及び第３図はそれぞれ本発明の実施例を
示す模式断面図である。 図において、１１．３１及び５１１半絶縁性ＧａＡｓ基
板、１２及び５２はｎ型ＡｌＧａＡｓ層、１３はｐ型Ｇ
ａＡｓ層、１４．３３及び５４はｎ型Ｇ　ａＡｓ層、３
２及び３４はＩ）型ＡｌＧａＡｓ層、５５はノンドープ
のＧａＡｓ１壷、５５Ａは２次元電子ガス、１６．３６
及び５６はエミッタ又はコレクタ電極１７．３７及び５
７はベース電極、１８．３８及び５８はコレクタ又はエ
ミッタ電極、１９．３９及び５９はゲート電極、２０．
４０及び６０はソース電極及びドレイン電極を示す。 代理人　弁理士　松　岡　宏四部 竿　１ｖＩ 亨２　図 ￥３　囚

Claims (4)

    【特許請求の範囲】
  1. （１）化合物半導体基板上に、第１の導電型を有する第
    １の半導体層と、該第１の半導体層の上面に接して第２
    の導電型を有する第２の半導体層と、該第２の半導体層
    の上面に接して第１の導電型を有する第３の半導体層と
    を備えて、前記第２の半導体層をベース領域とし、かつ
    該第２の半導体層より禁制帯幅が大きい前記第１又は第
    ３の半導体層をエミッタ領域とするバイポーラトランジ
    スタ素子と、前記第１．第２及び第３の何れかの半導体
    層をチャネル層又はチャネル層への電子供給層とする電
    界効果トランジスタ素子とが設けられてなることを特徴
    とする半導体集積回路装置。
  2. （２）前記第１の導電型がｎ型、前記第２の導電型がｐ
    型であって、前記電界効果トランジスタ素子のチャネル
    層を前記第３の半導体層としたことを特徴とする特許請
    求の範囲第１項記載の半導体集積回路装置。
  3. （３）前記第１の導電型がｐ型、前記第２の導電型がｎ
    １ｉであって、前記電界効果トランジスタ素子のチャネ
    ル層を前記第２の半導体層としたことを特徴とする特許
    請求の範囲第１項記載の半導体集積回路装置。
  4. （４）前記第１の導電型がｎ型、前記第２の導電型がｐ
    型であり、かつ前記ｓ１の半導体層の下面に接して該第
    １の半導体層より′電子親和力が大きい第４の半導体ｊ
    ｌｉを備えて、該第１の半導体層から該第４の半導体層
    に遷移する電子によって生成される２次元電子ガスをチ
    ャネル層として、前記′電界効果トランジスタ素子が形
    成されてなることを特徴とする特許請求の範囲第１項記
    載の半導体集積回路装置。
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